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Abstract

本发明公开一种用于MOS管的静电保护方法，属于集成电路技术领域。该方法为在MOS管上增加栅极布局，增加的栅极布局与所述MOS管中原有的纵向栅极布局共同形成由若干个网格组成的网状栅结构。通过采用网状栅结构，增加NLDD‑‑P阱的PN结数量，从而增加ESD脉冲来临时的漏电流；增大了栅极的面积，使得栅极‑漏极之间的电容进一步加大；ESD脉冲来临时，栅极能够耦合到更高的电压，从而促进沟道的导通以加大漏电流；栅极面积的增加，还会引起栅极‑P阱电容的加大，ESD脉冲来临时，P阱也能耦合到更高的电压，而P阱就是NPN的基极，基极电位的瞬间抬升和漏电流的增加一样有利于基极‑发射极更快的正偏，所以NPN能够更快的触发导通。

Description

一种用于MOS管的静电保护方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种用于MOS管的静电保护方法。
背景技术
ESD（Electro-Static discharge，静电保护）是IC（Integrated Circuit，集成电路）设计中的重要环节，随着工艺越来越先进，制程尺寸越来越小，单位尺寸上所面临的ESD风险也越来越高，这对ESD保护提出了更高的要求。
MOS管是ESD保护中最常用的器件之一，既可以用来实现正常功能（例如用作驱动管），同时自身又具备ESD保护能力。如图1所示为常用NMOS管的电路示意图，通常ESD保护需要NMOS管具备较大的尺寸，NMOS管常采用多指并联结构。
图2中以两指并联为例，示出NMOS对应的剖面图。其中衬底在体硅工艺中通常有P型衬底和N型衬底两种。在SOI工艺中衬底为绝缘的埋氧层。当有正的ESD脉冲加到漏极时，会产生漏电流从漏极流向P阱接触。漏电流的贡献来自两部分，一部分是漏极（N+）-P阱的PN结反向漏电流，和栅极下面的NLDD--P（N-type Lightly Doped Drain，N型轻掺杂漏区）阱的PN结反向漏电流；另一部分是由于栅极-漏极之间存在耦合电容，当漏极电压快速上升时，栅极也会耦合到一部分电压，使得NMOS沟道弱导通，沟道电流的增大会引起漏电流的增加。当脉冲电压足够大时，会产生足够大的漏电，漏电流流过P阱的寄生电阻，使得寄生三极管NPN的基极-发射极之间形成电压降，当这个电压降超过PN结的导通电压（例如0.7V），就使得漏极（N+）-P阱-源极（N+）形成的寄生三极管NPN被触发导通，泄放ESD电流，对其他被保护电路起到保护作用。同理的四指并联如图3所示，为NMOS对应的俯视图。
图4为NMOS ESD性能的TLP测试示意图。A、B、C分别是寄生NPN的触发点、保持点、二次击穿点。可见，NMOS的触发电压（A点电压）比较高，而二次击穿击穿电压（C点电压）低于触发电压（A点电压）。因此，在使用多指并联结构NMOS实现ESD保护时，很容易发生部分NMOS的寄生NPN先行导通泄放ESD电流，而一旦发生部分导通，电压就会迅速降低（如图A点到B点所示），然后随着电流增加，电压重新增大，不过直到C点发生二次击穿，电压也不足以让其余未导通的寄生NPN导通放电，这就是通常所说的导通均匀性差，所以NMOS的ESD保护能力就比较差。
发明内容
本发明的目的在于提供一种用于MOS管的静电保护方法，以解决现有的MOS管的ESD保护能力较差的问题。
为解决上述技术问题，本发明提供一种用于MOS管的静电保护方法，在MOS管上增加栅极布局，增加的栅极布局与所述MOS管中原有的纵向栅极布局共同形成由若干个网格组成的网状栅结构。
可选的，所述用于MOS管的静电保护方法还包括：
在增加横向布局的基础上，增加金属硅化物阻挡层。
可选的，所述网格的结构包括多边形、椭圆形和圆形。
可选的，所述MOS管包括两指并联MOS管、三指并联MOS管、四指并联MOS管、...、n指并联MOS管，其中n为大于1的整数。
可选的，每个网格中通孔的数量相等或者不相等。
可选的，所述MOS管包括NMOS管和PMOS管。
可选的，所述MOS管包括体硅工艺的MOS管和SOI工艺的MOS管。
在本发明中提供了一种用于MOS管的静电保护方法，在MOS管上增加栅极布局，增加的栅极布局与所述MOS管中原有的纵向栅极布局共同形成由若干个网格组成的网状栅结构。
本发明通过采用网状栅结构，具有以下有益效果：
（1）增加NLDD--P阱的PN结数量，从而增加ESD脉冲来临时的漏电流；
（2）增大了栅极的面积，使得栅极-漏极之间的电容进一步加大；ESD脉冲来临时，栅极能够耦合到更高的电压，从而促进沟道的导通以加大漏电流；
（3）栅极面积的增加，还会引起栅极-P阱电容的加大，ESD脉冲来临时，P阱也能耦合到更高的电压，而P阱就是NPN的基极，基极电位的瞬间抬升和漏电流的增加一样有利于基极-发射极更快的正偏，所以NPN能够更快的触发导通。
附图说明
图1是常用的NMOS电路示意图；
图2是两指并联NMOS对应的剖面图；
图3是四指并联NMOS对应的俯视图；
图4是NMOS管ESD性能的TLP测试示意图；
图5是四指并联MOS管的网状栅结构俯视图；
图6是增加了SAB的网状栅结构MOS管的俯视图；
图7是两指并联MOS管的网状栅结构俯视图；
图8是三指并联MOS管的网状栅结构俯视图；
图9是网格中通孔的数量为1个的示意图；
图10是每个网格中通孔数量不相等的示意图；
图11网格为多边形的示意图；
图12网格为椭圆形的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种用于MOS管的静电保护方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
降低触发电压的核心在于提高ESD脉冲条件下的瞬态漏电流，而在工艺条件已经固定的前提下，单位尺寸PN结的反向漏电流的值也是不变的，所以我们从只能二维的角度入手。
本发明提供了一种用于MOS管的静电保护方法，该方法为在MOS管上增加栅极布局，增加的栅极布局与所述MOS管中原有的纵向栅极布局（POLY）共同形成由若干个网格组成的网状栅结构，如图5所示。其中，所述纵向栅极布局起到隔离源漏的作用，所述MOS管可以为NMOS管，也可以为PMOS管。
本发明通过网状栅结构，一方面可以增加NLDD--P阱的PN结数量，从而增加ESD脉冲来临时的漏电流。另一方面增大了栅极的面积，使得栅极-漏极之间的电容进一步加大；ESD脉冲来临时，栅极能够耦合到更高的电压，从而促进沟道的导通以加大漏电流。另一方面，栅极面积的增加，还会引起栅极-P阱电容的加大，ESD脉冲来临时，P阱也能耦合到更高的电压，而P阱就是NPN的基极，基极电位的瞬间抬升和漏电流的增加一样有利于基极-发射极更快的正偏，所以NPN能够更快的触发导通。
另外增加栅极布局，在单位尺寸上减少了通孔（contact）的数量，使得从漏极到源极的电阻有所增加，电阻增加会使得图4中B、C两点连线的斜率变小，C点能够更快地超过A点。为了实现同样的目的，还可以在增加栅极布局的基础上，增加金属硅化物阻挡（salicide block，SAB）层，如图6所示。
实施例二
本实施例一以四指并联MOS管为例，在实际应用中根数可变，本方法能够适用于任意多指并联MOS管，例如两指并联MOS管、三指并联MOS管、...、n指并联MOS管，其中n为大于1的整数，其中，两指并联MOS管、三指并联MOS管的网状栅结构分别如图7和图8所示。
本实施例一中，每个网格之间通孔数量相等，为2个；在实际应用中，每个网格中通孔数量可以均为1个、3个等等，如图9所示；每个网格中通孔数量可以不相等，图10所示，有的网格中通孔的数量为2个，有的网格中通孔的数量为3个。
本实施例一中，所述网格的结构为长方形，也可以为如图11所示的其他多边形，或者如图12所示的椭圆形，圆形的网格结构也同样适用。
上述变化适用于体硅工艺的MOS管，也适用于SOI工艺的MOS管，在作上述变化时，其原理与实施例一中的原理相似，均能够降低NMOS的触发电压，优化导通均匀性，从而提升其ESD保护能力。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种用于MOS管的静电保护方法，其特征在于，
在MOS管上增加栅极布局，增加的栅极布局与所述MOS管中原有的纵向栅极布局共同形成由若干个网格组成的网状栅结构。
2.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，所述用于MOS管的静电保护方法还包括：
在增加横向布局的基础上，增加金属硅化物阻挡层。
3.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，所述网格的结构包括多边形、椭圆形和圆形。
4.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，所述MOS管包括两指并联MOS管、三指并联MOS管、四指并联MOS管、...、n指并联MOS管，其中n为大于1的整数。
5.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，每个网格中通孔的数量相等或者不相等。
6.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，所述MOS管包括NMOS管和PMOS管。
7.如权利要求1所述的用于MOS管的静电保护方法，其特征在于，所述MOS管包括体硅工艺的MOS管和SOI工艺的MOS管。
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