CN116705843A - 一种gcnmos管和静电放电保护电路 - Google Patents
一种gcnmos管和静电放电保护电路 Download PDFInfo
- Publication number
- CN116705843A CN116705843A CN202310993364.3A CN202310993364A CN116705843A CN 116705843 A CN116705843 A CN 116705843A CN 202310993364 A CN202310993364 A CN 202310993364A CN 116705843 A CN116705843 A CN 116705843A
- Authority
- CN
- China
- Prior art keywords
- region
- gcnmos
- drain
- longitudinal
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 230000004927 fusion Effects 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002500 effect on skin Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种GCNMOS管和静电放电保护电路,其中一种GCNMOS管包括:P型衬底、N型有源区、第一电阻和“井”字形栅极结构;其中,所述N型有源区位于所述P型衬底上方,所述N型有源区包括源极区、漏极区和隔开所述源极区、漏极区之间的“井”字形沟道区;所述“井”字形栅极结构,覆盖在所述“井”字形沟道区的上方;所述“井”字形栅极结构包括至少一个横向栅极结构和至少一个纵向栅极结构,所述横向栅极结构与所述纵向栅极结构融合相交。本申请通过将GCNMOS管的栅极结构设计为横纵交叉的形式,增加漏端和源端的接触面积,缓解了电流密度集中的问题,提升了器件的鲁棒性。
Description
技术领域
本申请涉及电子技术领域,具体而言,涉及一种GCNMOS管和静电放电保护电路。
背景技术
ESD(electrostatic discharge,静电放电)是指具有不同静电电位的物体互相靠近或直接接触引起的电荷转移。ESD是一种常见的近场危害源,可形成高电压,强电场,瞬时大电流,并伴有强电磁辐射,形成静电放电电磁脉冲。在电子制造业中,静电的来源是多方面的,如人体、塑料制品、有关的仪器设备以及电子元器件本身。尤其是在精密仪器的制造过程中,静电放电时很容易损坏灵敏的内部电路元件,ESD防护对于器件鲁棒性,对于器件研究和系统设计非常重要。为了防止损坏仪器,防止静电放电(ESD)是十分重要的。
MOSFET(Metal oxide semiconductor field effect transistor)器件又称金属氧化物半导体场效应晶体管,是ESD防护中常用的一类器件,因其寄生BJT(BipolarJunction Transistor,双极性结型晶体管)导通具有回滞特性,能将被保护电路钳位在较低的电压范围内,这大大降低了内部电路被击穿的风险。最基础的GGNMOS(Gate-GroundedN-type MOS,栅接地N沟道金属氧化物半导体场效应晶体管)由于多叉指导通均匀性不佳,在实际产品设计中使用效果不佳。
发明内容
为了解决上述技术问题,本申请提供一种GCNMOS管和静电放电保护电路,通过将GCNMOS管的栅极结构设计为横纵交叉的形式,增加漏端和源端的接触面积,缓解了电流密度集中的问题,提升了器件的鲁棒性。
具体的,本申请的技术方案如下:
第一方面,本申请公开一种GCNMOS管,包括:
P型衬底、N型有源区、第一电阻和“井”字形栅极结构;
其中,所述N型有源区位于所述P型衬底上方,所述N型有源区包括源极区、漏极区和隔开所述源极区、漏极区之间的“井”字形沟道区;
所述“井”字形栅极结构,覆盖在所述“井”字形沟道区的上方;所述“井”字形栅极结构包括至少一个横向栅极结构和至少一个纵向栅极结构,所述横向栅极结构与所述纵向栅极结构融合相交。
在一些实施方式中,所述“井”字形沟道区包括至少一条横向沟道和至少一条纵向沟道,所述横向沟道和所述纵向沟道融合相交。
在一些实施方式中,所述“井”字形沟道区包括N条所述横向沟道和M条所述纵向沟道;所述横向沟道和所述纵向沟道将所述有源区,划分为包括(N+1)×(M+1)个子区的阵列;
横向相邻或纵向相邻的两个子区分别为所述源极区和所述漏极区。
在一些实施方式中,其特征在于,
若目标子区为所述源极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述漏极区;
或,若目标子区为所述漏极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述源极区。
在一些实施方式中,每个所述源极区与每个所述漏极区中存在至少一个通孔;
所述源极区通过源极区通孔接地;所述漏极区通过漏极区通孔连接到外部电路的静电端。
在一些实施方式中,所述“井”字形栅极结构连接所述第一电阻的第一端,所述第一电阻的第二端接地;所述P型衬底接地。
第二方面,本申请还公开一种静电放电保护电路,包括功能电路,以及至少一个上述任一项实施方式中所述的GCNMOS管;
所述GCNMOS管的漏极区连接所述功能电路的静电端;所述GCNMOS管的源极区接地,“井”字形栅极结构连接第一电阻的第一端,所述第一电阻的第二端接地。
与现有技术相比,本申请至少具有以下一项有益效果:
1、解决了GCNMOS(Gate-Coupled N-type MOS,栅耦合N沟道金属氧化物半导体场效应晶体管)中引入电容占用面积,不引入电容寄生电容可能过小的问题,通过构建“井”字形栅极结构,使得器件的寄生电容扩大为之前的约两倍。在有限的面积范围内,实现构建的寄生电容尽可能大,不需要再额外引入电容,栅极即能耦合到高电位。
2、源极区与漏极区错位排列,形成多路流向的泄放路径,通过扩大漏端和源端的接触面积,避免电流密度不均引起热积聚而失效,同时改善了叉指间的导通均匀性。
附图说明
下面将以明确易懂的方式,结合附图说明优选实施方式,对本申请的上述特性、技术特征、优点及其实现方式予以进一步说明。
图1为最基础的GCNMOS管的电路连接示意图;
图2为最基础的GCNMOS管的结构原理示意简图;
图3为本申请提供的现有技术中的多叉指GCNMOS管的示意版图;
图4为本申请提供的一个实施例中一种GCNMOS管的示意版图。
具体实施方式
以下描述中,为了说明而不是为了限定,提出了诸如特定系统结构、技术之类的具体细节,以便透彻理解本申请实施例。然而,本领域的技术人员应当清楚,在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中,省略对众所周知的系统、装置、电路以及方法的详细说明,以免不必要的细节妨碍本申请的描述。
应当理解,当在本说明书和所附权利要求书中使用时,术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在,但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
为使图面简洁,各图中只示意性地表示出了与发明相关的部分,它们并不代表其作为产品的实际结构。另外,以使图面简洁便于理解,在有些图中具有相同结构或功能的部件,仅示意性地绘示了其中的一个,或仅标出了其中的一个。在本文中,“一个”不仅表示“仅此一个”,也可以表示“多于一个”的情形。
在本文中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体的连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
另外,在本申请的描述中,术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
为了更清楚地说明本申请实施例或现有技术中的技术方案,下面将对照附图说明本申请的具体实施方式。显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图,并获得其他的实施方式。
本申请提供的一种GCNMOS管的一个实施例,包括:
P型衬底、N型有源区、第一电阻和“井”字形栅极结构。
其中,所述N型有源区位于所述P型衬底上方,所述N型有源区包括源极区、漏极区和隔开所述源极区、漏极区之间的“井”字形沟道区。
所述“井”字形栅极结构,覆盖在所述“井”字形沟道区的上方。所述“井”字形栅极结构包括至少一个横向栅极结构和至少一个纵向栅极结构,所述横向栅极结构与所述纵向栅极结构融合相交。
其中,所述“井”字形沟道区包括至少一条横向沟道和至少一条纵向沟道,所述横向沟道和所述纵向沟道融合相交。
本申请一种GCNMOS管的另一个实施例,在上述GCNMOS管的一个实施例的基础上,所述“井”字形沟道区包括N条所述横向沟道和M条所述纵向沟道。所述横向沟道和所述纵向沟道将所述有源区,划分为包括(N+1)×(M+1)个子区的阵列。
横向相邻或纵向相邻的两个子区分别为所述源极区和所述漏极区。
具体的,最基础的GCNMOS(Gate-Coupled N-type MOS,栅耦合N沟道金属氧化物半导体场效应晶体管)的电路连接示意图如说明书附图1所示,图中NMOS管栅极接电阻到地,通过RC耦合抬高NMOS栅极电位,从而产生沟道电流,进一步辅助触发寄生BJT开启。现有技术中,ESD(electrostatic discharge)保护一般利用GCNMOS管寄生的NPN三极管形成一个低阻抗的放电电路,以此保护IC的内部电路。
可参考说明书附图2,图2为最基础的GCNMOS管的结构原理示意简图。其工作原理为,漏端电压增大使得N+/Psub结雪崩击穿,产生漏电流流向衬底,在衬底的阱电阻上形成约0.7V压降时,衬-源PN结正偏导通,寄生BJT开启,调制载流子浓度,形成负阻效应,漏端电压回滞到维持该通路导通的最小电压,此时电流基本由漂移载流子提供。GCNMOS管主要优势有两点,第一降低了寄生BJT的导通电压,第二由于是耦合触发,每一根叉指均能耦合电位。
现有技术中的多叉指GCNMOS管的版图画法如图3所示,图中,Source(S)为GCNMOS管的源极;Drain(D)为GCNMOS管的漏极;POLY为GCNMOS管的栅极走线;CONTACT为GCNMOS管的通孔,N+为GCNMOS管的N掺杂有源区,OD为GCNMOS管的半导体衬底区域。图3中漏端接电源,源端接地,栅极接一RC电路,漏端接触孔到栅极走线(POLY)通常会拉开一段距离,并做硅化物去层处理,用于压舱电阻,避免电流的趋肤效应以及改善导通均匀性。
图3中所示的结构有以下缺点,1、RC电路需要加入电容元件,其尺寸通常较大,如不额外引入电容,利用NMOS自身的栅极-漏极电容Cgd,则需要MOS尺寸非常大。在满足ESD设计要求的情况下,NMOS无需过设计,考虑到是电容电阻分压,电容小,则交流阻抗大,若想使NMOS栅极耦合到高电位,电阻就需要很大,这都会耗费面积;2、电流从漏端流入源端流出,从版图上看即横向流动,可理解为多个寄生BJT并联,电流流向单一,NMOS的叉指宽度不能过短或者过长,这都会带来电流分布不均的问题,进而影响器件的鲁棒性。
本申请基于传统版图画法的NMOS管,构建了横向的POLY走线,参考说明书附图3与说明书附图4,图4为本申请提供的一个实施例中一种GCNMOS管的示意版图。本申请通过将图3中单一方向的栅极走线,重新规划为“井”字形横纵交叉的栅极走线,构成“网格”形状的多叉指GCNMOS管。在有限的面积实现了寄生电容Cgd最大化,因此不需要外加电容器件,节省了面积。
连接方式上,摒弃了传统MOS单边S/D的接法,本申请“网格”状的有源区不仅在横向采用S、D、S、...的排列方式,纵向上也采用S、D、S、...的排列方式。相比较传统结构,除了横向的漏极端到源极端的流向,每一块漏极区域,都将形成一条纵向的电流流通路径,两条路径并行,在任意一个方格内构建围合的电流流向,通过增加漏端和源端的接触面积,缓解了电流密度集中的问题,提升了器件的鲁棒性。参考说明书附图4,图中的虚线箭头为所示GCNMOS管中左上部分中由漏极端到源极端的电流流向(包括横向和纵向)。当然,图4中所标注的电流流向仅为部分的电流流向,未标注的部分也存在同样流向的电流。
基于相同原理,由于MOS管有NMOS与PMOS两种类型。也可使用PMOS管进行同样的改进设计:将原有的GDPMOS管单一方向的栅极走线,重新规划为“井”字形横纵交叉的栅极走线,构成“网格”形状的多叉指GDPMOS(Gate-VDD P-type MOS)管。
在本实施例的一个实施方式中,若目标子区为所述源极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述漏极区。
若目标子区为所述漏极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述源极区。
本申请一种GCNMOS管的另一个实施例,在上述GCNMOS管的一个实施例的基础上,每个所述源极区与每个所述漏极区中存在至少一个通孔。
所述源极区通过源极区通孔接地。所述漏极区通过漏极区通孔连接到外部电路的静电端。
所述“井”字形栅极结构连接所述第一电阻的第一端,所述第一电阻的第二端接地;所述P型衬底接地。
具体的,所述源极区通孔与漏极区通孔的数量和位置可以根据实际情况调节。可参考说明书附图4,我们以图4为例,图中包括两个横向栅极结构和两个纵向栅极结构,所述两个横向栅极结构与所述两个纵向栅极结构融合相交。GCNMOS管的第一行的网格状有源区分别为从左到右依次排列的S、D、S;第二行的网格状有源区分别为从左到右依次排列的D、S、D;第三行的网格状有源区分别为从左到右依次排列的S、D、S;每个网格状有源区的源/漏极属性与其左右相邻和上下相邻的网格状有源区的源/漏极属性相反。其中,通孔的数量由GCNMOS管的大小,以及设计需求决定。图例的通孔数量只作为表示,实际版图中远多于所示通孔数。
在本实施例的另一个实施方式中,GCNMOS管包括一个横向栅极结构和一个纵向栅极结构,所述一个横向栅极结构与所述一个纵向栅极结构融合相交。形成“十”字形多指GCNMOS管,其第一行的网格状有源区分别为从左到右依次排列的S、D;第二行的网格状有源区分别为从左到右依次排列的D、S。
在其他实施例中,GCNMOS管中叉指数目由所需GCNMOS管的大小决定,可以根据实际情况将GCNMOS管进行多叉指扩展。
此结构的设计优点在于:1、增加了GCNMOS管中源极子区与漏极子区的数量,变相增大了GCNMOS管中的漏极-栅极电容Cgd。解决了GCNMOS中引入电容占用面积,不引入电容寄生电容可能过小的问题,通过构建网格状POLY,使得器件的寄生电容扩大为之前的两倍左右,无需额外引入电容也可使得GCNMOS管的栅极可以耦合到高电位。2、S/D有源区错位排列,形成多路流向的泄放路径,通过扩大源漏有源区之间的接触面积,避免电流密度不均引起热积聚而失效,同时改善了叉指间的导通均匀性。
基于相同的技术构思,本申请还公开一种静电放电保护电路,包括功能电路,以及至少一个上述任一项实施例中所述的GCNMOS管。
所述GCNMOS管的漏极区连接所述功能电路的静电端。所述GCNMOS管的源极区接地,“井”字形栅极结构连接第一电阻的第一端,所述第一电阻的第二端接地。
本申请基于传统版图画法的NMOS管,构建了横向的POLY走线,参考说明书附图3与说明书附图4,图4为本申请提供的一个实施例中一种GCNMOS管的示意版图。本申请通过将图3中单一方向的栅极走线,重新规划为“井”字形横纵交叉的栅极走线,构成“网格”形状的多叉指GCNMOS管。在有限的面积实现了寄生电容Cgd最大化,因此不需要外加电容器件,节省了面积。
连接方式上,摒弃了传统MOS单边S/D的接法,本申请“网格”状的有源区不仅在横向采用S、D、S、...的排列方式,纵向上也采用S、D、S、...的排列方式。相比较传统结构,除了横向的漏极端到源极端的流向,每一块漏极区域,都将形成一条纵向的电流流通路径,两条路径并行,在任意一个方格内构建围合的电流流向,通过增加漏端和源端的接触面积,缓解了电流密度集中的问题,提升了器件的鲁棒性。参考说明书附图4,图中的虚线箭头为所示GCNMOS管中左上部分中由漏极端到源极端的电流流向(包括横向和纵向)。当然,图4中所标注的电流流向仅为部分的电流流向,未标注的部分也存在同样流向的电流。
此结构的设计优点在于:1、增加了GCNMOS管中源极子区与漏极子区的数量,变相增大了GCNMOS管中的漏极-栅极电容Cgd。解决了GCNMOS中引入电容占用面积,不引入电容寄生电容可能过小的问题,通过构建网格状POLY,使得器件的寄生电容扩大为之前的两倍左右,无需额外引入电容也可使得GCNMOS管的栅极可以耦合到高电位。2、S/D有源区错位排列,形成多路流向的泄放路径,通过扩大源漏有源区之间的接触面积,避免电流密度不均引起热积聚而失效,同时改善了叉指间的导通均匀性。
本申请的一种GCNMOS管和静电放电保护电路具有相同的技术构思,二者的实施例的技术细节可相互适用,为减少重复,此次不再赘述。
尽管已描述了本申请的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然,本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。
Claims (7)
1.一种GCNMOS管,其特征在于,包括:
P型衬底、N型有源区、第一电阻和“井”字形栅极结构;
其中,所述N型有源区位于所述P型衬底上方,所述N型有源区包括源极区、漏极区和隔开所述源极区、漏极区之间的“井”字形沟道区;
所述“井”字形栅极结构,覆盖在所述“井”字形沟道区的上方;所述“井”字形栅极结构包括至少一个横向栅极结构和至少一个纵向栅极结构,所述横向栅极结构与所述纵向栅极结构融合相交。
2.如权利要求1所述的一种GCNMOS管,其特征在于,所述“井”字形沟道区包括至少一条横向沟道和至少一条纵向沟道,所述横向沟道和所述纵向沟道融合相交。
3.如权利要求2所述的一种GCNMOS管,其特征在于,所述“井”字形沟道区包括N条所述横向沟道和M条所述纵向沟道;所述横向沟道和所述纵向沟道将所述有源区,划分为包括(N+1)×(M+1)个子区的阵列;
横向相邻或纵向相邻的两个子区分别为所述源极区和所述漏极区。
4.如权利要求3所述的一种GCNMOS管,其特征在于,
若目标子区为所述源极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述漏极区;
或,若目标子区为所述漏极区,则所述目标子区的横向相邻子区和纵向相邻子区均为所述源极区。
5.如权利要求1所述的一种GCNMOS管,其特征在于,每个所述源极区与每个所述漏极区中存在至少一个通孔;
所述源极区通过源极区通孔接地;所述漏极区通过漏极区通孔连接到外部电路的静电端。
6.如权利要求1所述的一种GCNMOS管,其特征在于,所述“井”字形栅极结构连接所述第一电阻的第一端,所述第一电阻的第二端接地;所述P型衬底接地。
7.一种静电放电保护电路,其特征在于,包括功能电路,以及至少一个权利要求1至6中任一项所述的GCNMOS管;
所述GCNMOS管的漏极区连接所述功能电路的静电端;所述GCNMOS管的源极区接地,“井”字形栅极结构连接第一电阻的第一端,所述第一电阻的第二端接地。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310993364.3A CN116705843A (zh) | 2023-08-09 | 2023-08-09 | 一种gcnmos管和静电放电保护电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310993364.3A CN116705843A (zh) | 2023-08-09 | 2023-08-09 | 一种gcnmos管和静电放电保护电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116705843A true CN116705843A (zh) | 2023-09-05 |
Family
ID=87829792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310993364.3A Withdrawn CN116705843A (zh) | 2023-08-09 | 2023-08-09 | 一种gcnmos管和静电放电保护电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116705843A (zh) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003096432A1 (en) * | 2002-05-09 | 2003-11-20 | Impinj, Inc. | Pseudo-nonvolatile direct-tunneling floating-gate device |
KR20050106940A (ko) * | 2004-05-06 | 2005-11-11 | 주식회사 하이닉스반도체 | 반도체 소자의 정전기 보호회로 |
CN101295676A (zh) * | 2007-04-24 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 静电放电保护器件的布图设计方法及mos器件 |
CN101834182A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种动态栅极电阻调制的栅极耦合nmos管 |
CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
CN111599862A (zh) * | 2020-05-21 | 2020-08-28 | Oppo广东移动通信有限公司 | 晶体管以及集成电路 |
-
2023
- 2023-08-09 CN CN202310993364.3A patent/CN116705843A/zh not_active Withdrawn
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003096432A1 (en) * | 2002-05-09 | 2003-11-20 | Impinj, Inc. | Pseudo-nonvolatile direct-tunneling floating-gate device |
KR20050106940A (ko) * | 2004-05-06 | 2005-11-11 | 주식회사 하이닉스반도체 | 반도체 소자의 정전기 보호회로 |
CN101295676A (zh) * | 2007-04-24 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 静电放电保护器件的布图设计方法及mos器件 |
CN101834182A (zh) * | 2010-03-23 | 2010-09-15 | 浙江大学 | 一种动态栅极电阻调制的栅极耦合nmos管 |
CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
CN111599862A (zh) * | 2020-05-21 | 2020-08-28 | Oppo广东移动通信有限公司 | 晶体管以及集成电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100466249C (zh) | 静电放电保护电路 | |
US7098510B2 (en) | Multifinger-type electrostatic discharge protection element | |
TWI409930B (zh) | 靜電放電保護之架構 | |
US9431389B2 (en) | ESD transistor for high voltage and ESD protection circuit thereof | |
US7709896B2 (en) | ESD protection device and method | |
US8638533B2 (en) | Semiconductor device | |
US10177136B2 (en) | Electrostatic discharge protection device for high voltage | |
US6611025B2 (en) | Apparatus and method for improved power bus ESD protection | |
KR19990030300A (ko) | 정전 방전으로부터 보호하기 위한 구조물을 가진 집적 반도체회로 | |
CN116705843A (zh) | 一种gcnmos管和静电放电保护电路 | |
US7485905B2 (en) | Electrostatic discharge protection device | |
US9349718B2 (en) | ESD snapback based clamp for finFET | |
US6664599B1 (en) | ESD protection device | |
Lee et al. | RESURF region variation induced current crowding effect on HV p-LDMOS | |
CN101752360B (zh) | 静电放电保护电路及元件 | |
Lu et al. | Investigation on the layout strategy of ggNMOS ESD protection devices for uniform conduction behavior and optimal width scaling | |
Komatsu et al. | Novel procedure to improve LDMOS ESD characteristics by optimizing drain structure | |
Concannon et al. | A device level negative feedback in the emitter line of SCR-structures as a method to realize latch-up free ESD protection | |
CN100349291C (zh) | 静电放电保护电路 | |
Karalkar et al. | HV ESD Device Solution Evaluations in 55nm BCD Technology | |
Vassilev et al. | ESD circuit model based protection network optimisation for extended-voltage NMOS drivers | |
US20020003236A1 (en) | Electrostatic discharge protective structure | |
KR100792387B1 (ko) | 저 동작전압 및 고스냅백 전류 특성을 갖는 정전기방전보호 소자 | |
Cheng et al. | A new SCR-LDMOSFET embedded p-region for electrostatic discharge protection | |
US20020008287A1 (en) | Electrostatic discharge protective structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20230905 |
|
WW01 | Invention patent application withdrawn after publication |