CN102201446A - 用于防静电保护的栅极接地的nmos单元及其防静电保护结构 - Google Patents
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Abstract
本发明提供一种用于防静电保护的GGNMOS单元,具有正多边形状,其漏极被环状栅极封闭,环状栅极又被与其同心的正多边形状的源极包围,源极外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域,两者之间被场氧区域均匀间隔开。相应地,本发明还提供一种基于GGNMOS单元的防静电保护结构。本发明通过改变GGNMOS单元的平面布局结构,使用了环状栅极封闭漏极,源极由同心的衬底接地区域围绕的方法使寄生三极管基极串联电阻处处相等。本发明的防静电保护结构可在静电发生时,实现各个ESD保护器件单元同时均匀开启,从而可以达到HBM 8kV以上的高ESD保护能力。
Description
技术领域
本发明涉及半导体制造技术领域,具体来说,本发明涉及一种用于防静电保护的GGNMOS单元以及一种基于该GGNMOS单元的防静电保护结构。
背景技术
在半导体芯片中,最流行的静电放电(Electro-Static Discharge,ESD)保护结构通常是一种栅极接地的GGNMOS(Gate Ground NMOS,栅极接地的NMOS)结构。在ESD发生时,ESD保护器件GGNMOS的寄生三极管会被触发的导通,产生击穿(Snapback)现象,达到泄流的效果。而源极(寄生三极管的发射极)与接地的衬底(寄生三极管的基极)之间的寄生串联电阻是触发该寄生三极管导通的关键,但是在现有技术中常见的GGNMOS叉指结构的防静电保护结构中,如图1所示,位于叉指结构中心部位的GGNMOS由于在长、宽两个方向上都距离接地线最远,因而它的基极寄生串联电阻也最大,因而最容易先触发寄生三极管开启泄流。而此时位于两边的MOS管一般尚未开启,则这种不均匀导通就会造成电流集中在中心位置的沟道区域,因而通常这一块区域也最容易被最先烧毁。
另外,当前高ESD的防护能力(例如8KV)会要求GGNMOS具有足够大的沟道宽度(栅极长度)和开启的均匀性以达到释放大电流的能力,如果单纯采用增加常见的叉指结构的GGNMOS叉指的数量或者增加单指长度却又会使得开启的不均匀性更加明显,更容易出现中间保护管烧毁而两端的保护管未开启的现象,难以实现ESD保护能力的有效提升。
因此,需要一种基于GGNMOS的防静电保护结构,以解决现有的GGNMOS保护管不均匀导通造成的ESD保护能力不高的问题。
发明内容
本发明所要解决的技术问题是提供一种用于防静电保护的GGNMOS单元以及一种基于该GGNMOS单元的防静电保护结构,具有足够大的沟道宽度和开启的均匀性以达到释放大电流的能力。
为解决上述技术问题,本发明提供一种用于防静电保护的GGNMOS单元,具有正多边形状,其漏极被环状栅极封闭,所述环状栅极又被与其同心的正多边形状的源极包围,所述源极外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域,两者之间被场氧区域均匀间隔开。
可选地,所述GGNMOS单元的源极和/或漏极上部分覆盖有同心环状的金属硅化物阻挡层。
可选地,所述源极和漏极均为N型重掺杂,所述衬底接地区域为P型重掺杂。
可选地,所述GGNMOS单元的源极和漏极增加有ESD注入。
可选地,所述GGNMOS单元的源极呈正四边形、正六边形、正八边形、正十二边形或正十六边形。
可选地,所述单个GGNMOS单元的外侧边长为20~50μm。
相应地,本发明还提供一种基于GGNMOS单元的防静电保护结构,包括多个正多边形状的GGNMOS单元;
其中,在单个GGNMOS单元中,其漏极被环状栅极封闭,所述环状栅极又被与其同心的正多边形状的源极包围,所述源极外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域,两者之间被场氧区域均匀间隔开;
所述多个GGNMOS单元的衬底接地区域彼此并联,将所述多个GGNMOS单元连接构成阵列。
可选地,所述单个GGNMOS单元的源极和/或漏极上部分覆盖有同心环状的金属硅化物阻挡层。
可选地,所述源极和漏极均为N型重掺杂,所述衬底接地区域为P型重掺杂。
可选地,所述单个GGNMOS单元的源极和漏极增加有ESD注入。
可选地,所述GGNMOS单元呈正四边形、正六边形、正八边形、正十二边形或正十六边形。
可选地,所述单个GGNMOS单元的外侧边长为20~50μm。
可选地,所述阵列包括3×5个、4×4个、4×5个或者5×5个GGNMOS单元。
与现有技术相比,本发明具有以下优点:
本发明通过改变GGNMOS单元的平面布局结构,使用了环状栅极封闭漏极,源极由同心的衬底接地区域围绕的方法使寄生三极管基极串联电阻(寄生电阻)处处相等。本发明的防静电保护结构可在静电发生时,实现各个ESD保护器件单元(即各个GGNMOS单元)同时均匀开启,从而可以达到人体模型(Human Body Model,HBM)8KV以上的高ESD保护能力,有效地解决了现有的并联叉指结构的GGNMOS器件开启电压不一,不能增大并联数量和单指尺寸以至于不能达到高ESD防护能力的缺陷。
附图说明
本发明的上述的以及其他的特征、性质和优势将通过下面结合附图和实施例的描述而变得更加明显,其中:
图1为现有技术中一种常见的GGNMOS叉指结构的防静电保护结构的平面布局示意图;
图2为本发明一个实施例的用于防静电保护的GGNMOS单元的平面布局结构示意图;
图3为本发明一个实施例的沿着图2中A-A’线看过去的GGNMOS单元的剖面工作原理示意图;
图4为本发明一个实施例的基于GGNMOS单元的防静电保护结构的平面布局示意图。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明,但不应以此限制本发明的保护范围。
图2为本发明一个实施例的用于防静电保护的GGNMOS单元的平面布局结构示意图。如图所示,该GGNMOS单元200可具有正多边形状,例如正四边形、正六边形、正八边形、正十二边形或正十六边形皆可。GGNMOS单元200的漏极201被环状栅极202封闭,成为一个圆形区域。环状栅极202又被与其同心的正多边形状的源极203包围,源极203可以为正四边形、正六边形、正八边形、正十二边形或正十六边形。源极203外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域205,即源极203外侧以均匀距离包围有衬底接地区域205,而衬底接地区域205的内环形状与源极203相同,例如都是正四边形或者正八边形等。源极203与衬底接地区域205之间被场氧区域204均匀间隔开。
在本实施例中,GGNMOS单元200的源极203和/或漏极201上可以部分覆盖有同心环状的金属硅化物阻挡层。具体来说,继续参考图2,可以在漏极201中的虚线所绘的小圆环与环状栅极202之间覆盖有同心环状的金属硅化物阻挡层,而在该小圆环内覆盖有金属硅化物;可以在环状栅极202与源极203中的虚线所绘的大圆环之间覆盖有金属硅化物阻挡层,而在源极203上的其余区域覆盖有金属硅化物。这样做可以在GGNMOS中引入寄生串联电阻,起到限流作用,进一步提高器件的ESD防护能力。
在本实施例中,GGNMOS单元200的源极203和漏极201均为N型重掺杂,衬底接地区域205为P型重掺杂。如果源极203和漏极201再增加ESD注入步骤,则可以进一步提高GGMOS单元的ESD防护能力。
另外,在本实施例中,单个GGNMOS单元的外侧边长可以为20~50μm。
图3为本发明一个实施例的沿着图2中A-A’线看过去的GGNMOS单元的剖面工作原理示意图。如图所示,P阱210由一圈P+注入的衬底接地区域205接地,208和209为该GGNMOS单元200的两处源极203到漏极201的寄生串联电阻。当ESD发生时,漏极201流向衬底接地区域205的电流流过寄生串联电阻208和209引起源极203附近P阱210电位上升,当该电位使寄生NPN三极管206和207的发射结正偏时,寄生NPN三极管导通,产生击穿(Snapback)曲线。由图2可知单个环状GGNMOS单元200内该寄生串联电阻208、209处处相等,所以寄生NPN三极管会均匀触发。
图4为本发明一个实施例的基于GGNMOS单元的防静电保护结构的平面布局示意图。如图所示,该防静电保护结构400可以包括多个正多边形状的GGNMOS单元200,例如正四边形、正六边形、正八边形、正十二边形或正十六边形皆可。
其中,在单个GGNMOS单元200中,其漏极201被环状栅极202封闭,成为一个圆形区域。环状栅极202又被与其同心的正多边形状的源极203包围,源极203可以为正四边形、正六边形、正八边形、正十二边形或正十六边形。源极203外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域205,即源极203外侧以均匀距离包围有衬底接地区域205,而衬底接地区域205的内环形状与源极203相同,例如都是正四边形或者正八边形等。源极203与衬底接地区域205之间被场氧区域204均匀间隔开。这样当有ESD电流从漏极201流至衬底接地区域205时便可提高源极203附近的衬底电位,触发寄生三极管导通达到泄流效果。由于每个单独的GGNMOS单元200的基极寄生电阻(寄生串联电阻)均相同,所以各个GGNMOS单元200会被同时开启均匀泄流,从而达到很高的(HBM 8K以上)ESD保护能力。
在该防静电保护结构400中,多个GGNMOS单元200的衬底接地区域205彼此并联,将多个GGNMOS单元200连接构成阵列,通过增大阵列规模,例如将阵列增大到包括3×5个、4×4个、4×5个、5×5个或者更多个GGNMOS单元,就可以达到8KV以上的高ESD防护能力,而且不会出现GNMOS不均匀导通的现象。
在本实施例中,单个GGNMOS单元200的源极203和/或漏极201上可以部分覆盖有同心环状的金属硅化物阻挡层。具体来说,如图2所示,可以在漏极201中的虚线所绘的小圆环与环状栅极202之间覆盖有同心环状的金属硅化物阻挡层,而在该小圆环内覆盖有金属硅化物;可以在环状栅极202与源极203中的虚线所绘的大圆环之间覆盖有金属硅化物阻挡层,而在源极203上的其余区域覆盖有金属硅化物。这样做可以在GGNMOS中引入寄生串联电阻,起到限流作用,进一步提高器件的ESD防护能力。
在本实施例中,GGNMOS单元的源极203和漏极201均为N型重掺杂,衬底接地区域205为P型重掺杂。如果源极203和漏极201再增加ESD注入步骤,则可以进一步提高GGMOS单元的ESD防护能力。
另外,在本实施例中,单个GGNMOS单元的外侧边长可以为20~50μm。
本发明通过改变GGNMOS单元的平面布局结构,使用了环状栅极封闭漏极,源极由同心的衬底接地区域围绕的方法使寄生三极管基极串联电阻(寄生电阻)处处相等。本发明的防静电保护结构可在静电发生时,实现各个ESD保护器件单元(即各个GGNMOS单元)同时均匀开启,从而可以达到人体模型(Human Body Model,HBM)8KV以上的高ESD保护能力,有效地解决了现有的并联叉指结构的GGNMOS器件开启电压不一,不能增大并联数量和单指尺寸以至于不能达到高ESD防护能力的缺陷。
本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (13)
1.一种用于防静电保护的GGNMOS单元,具有正多边形状,其漏极被环状栅极封闭,所述环状栅极又被与其同心的正多边形状的源极包围,所述源极外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域,两者之间被场氧区域均匀间隔开。
2.根据权利要求1所述的GGNMOS单元,其特征在于,所述GGNMOS单元的源极和/或漏极上部分覆盖有同心环状的金属硅化物阻挡层。
3.根据权利要求1或2所述的GGNMOS单元,其特征在于,所述源极和漏极均为N型重掺杂,所述衬底接地区域为P型重掺杂。
4.根据权利要求3所述的GGNMOS单元,其特征在于,所述GGNMOS单元的源极和漏极增加有ESD注入。
5.根据权利要求1所述的GGNMOS单元,其特征在于,所述GGNMOS单元的源极呈正四边形、正六边形、正八边形、正十二边形或正十六边形。
6.根据权利要求5所述的GGNMOS单元,其特征在于,所述单个GGNMOS单元的外侧边长为20~50μm。
7.一种基于GGNMOS单元的防静电保护结构,包括多个正多边形状的GGNMOS单元;
其中,在单个GGNMOS单元中,其漏极被环状栅极封闭,所述环状栅极又被与其同心的正多边形状的源极包围,所述源极外侧设置有与之距离处处相等的同心的正多边形环状的衬底接地区域,两者之间被场氧区域均匀间隔开;
所述多个GGNMOS单元的衬底接地区域彼此并联,将所述多个GGNMOS单元连接构成阵列。
8.根据权利要求7所述的防静电保护结构,其特征在于,所述单个GGNMOS单元的源极和/或漏极上部分覆盖有同心环状的金属硅化物阻挡层。
9.根据权利要求7或8所述的防静电保护结构,其特征在于,所述源极和漏极均为N型重掺杂,所述衬底接地区域为P型重掺杂。
10.根据权利要求9所述的防静电保护结构,其特征在于,所述单个GGNMOS单元的源极和漏极增加有ESD注入。
11.根据权利要求7所述的防静电保护结构,其特征在于,所述GGNMOS单元呈正四边形、正六边形、正八边形、正十二边形或正十六边形。
12.根据权利要求11所述的防静电保护结构,其特征在于,所述单个GGNMOS单元的外侧边长为20~50μm。
13.根据权利要求7或12所述的防静电保护结构,其特征在于,所述阵列包括3×5个、4×4个、4×5个或者5×5个GGNMOS单元。
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WO (1) | WO2012152092A1 (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012152092A1 (zh) * | 2011-05-10 | 2012-11-15 | 上海先进半导体制造股份有限公司 | 用于防静电保护的栅极接地的nmos单元及其防静电保护结构 |
CN103456792A (zh) * | 2013-08-12 | 2013-12-18 | 泓广科技有限公司 | 半导体元件结构 |
CN105514102A (zh) * | 2014-10-17 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 一种版图结构、半导体器件和电子装置 |
CN108493187A (zh) * | 2018-03-30 | 2018-09-04 | 上海华力微电子有限公司 | 无回滞效应栅接地nmos静电防护半导体器件及其实现方法 |
CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
CN110875064A (zh) * | 2018-08-30 | 2020-03-10 | 三星电子株式会社 | 包括防静电结构的固态驱动装置 |
CN113497026A (zh) * | 2020-04-03 | 2021-10-12 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1164932A (zh) * | 1995-04-06 | 1997-11-12 | 工业技术研究院 | 用于多单元晶体管的n边多边形单元布线 |
US20050007216A1 (en) * | 2003-06-30 | 2005-01-13 | Baldwin David John | MOS ESD CDM clamp with integral substrate injection guardring and method for fabrication |
CN101452851A (zh) * | 2007-12-06 | 2009-06-10 | 上海华虹Nec电子有限公司 | Esd栅接地nmos晶体管制造方法 |
CN102034814A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种静电放电防护器件 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5714784A (en) * | 1995-10-19 | 1998-02-03 | Winbond Electronics Corporation | Electrostatic discharge protection device |
US6798022B1 (en) * | 2003-03-11 | 2004-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor device with improved protection from electrostatic discharge |
CN101740616B (zh) * | 2008-11-27 | 2012-02-15 | 上海华虹Nec电子有限公司 | 一种ggnmos器件及其制造方法 |
CN102201446A (zh) * | 2011-05-10 | 2011-09-28 | 上海先进半导体制造股份有限公司 | 用于防静电保护的栅极接地的nmos单元及其防静电保护结构 |
-
2011
- 2011-05-10 CN CN2011101202543A patent/CN102201446A/zh active Pending
-
2012
- 2012-01-29 WO PCT/CN2012/070728 patent/WO2012152092A1/zh active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1164932A (zh) * | 1995-04-06 | 1997-11-12 | 工业技术研究院 | 用于多单元晶体管的n边多边形单元布线 |
US20050007216A1 (en) * | 2003-06-30 | 2005-01-13 | Baldwin David John | MOS ESD CDM clamp with integral substrate injection guardring and method for fabrication |
CN101452851A (zh) * | 2007-12-06 | 2009-06-10 | 上海华虹Nec电子有限公司 | Esd栅接地nmos晶体管制造方法 |
CN102034814A (zh) * | 2010-10-28 | 2011-04-27 | 浙江大学 | 一种静电放电防护器件 |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012152092A1 (zh) * | 2011-05-10 | 2012-11-15 | 上海先进半导体制造股份有限公司 | 用于防静电保护的栅极接地的nmos单元及其防静电保护结构 |
CN103456792A (zh) * | 2013-08-12 | 2013-12-18 | 泓广科技有限公司 | 半导体元件结构 |
CN103456792B (zh) * | 2013-08-12 | 2016-03-02 | 泓广科技有限公司 | 半导体元件结构 |
CN105514102A (zh) * | 2014-10-17 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 一种版图结构、半导体器件和电子装置 |
CN108493187A (zh) * | 2018-03-30 | 2018-09-04 | 上海华力微电子有限公司 | 无回滞效应栅接地nmos静电防护半导体器件及其实现方法 |
CN110875064A (zh) * | 2018-08-30 | 2020-03-10 | 三星电子株式会社 | 包括防静电结构的固态驱动装置 |
CN110875064B (zh) * | 2018-08-30 | 2023-03-28 | 三星电子株式会社 | 包括防静电结构的固态驱动装置 |
CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
CN113497026A (zh) * | 2020-04-03 | 2021-10-12 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
CN113497026B (zh) * | 2020-04-03 | 2023-11-07 | 无锡华润微电子有限公司 | 用于静电防护的soi栅极接地mos器件结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2012152092A1 (zh) | 2012-11-15 |
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