CN202996835U - 具有抗静电放电能力的功率半导体器件 - Google Patents

Abstract

本实用新型提供一种具有抗静电放电能力的功率半导体器件，包括：一功率半导体器件，由元胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。本实用新型通过功率半导体器件的三个端口中的任一端口或多个端口串联的电阻作为一种ESD防护组件来提升ESD能力，且串联电阻的大小通过对被保护器件版图结构稍作调整就能适应多种等级ESD需求，设计灵活度大。

Description

具有抗静电放电能力的功率半导体器件

技术领域

本实用新型属于功率半导体器件静电放电技术领域，尤其涉及一种具有抗静电放电能力的功率半导体器件。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数电子组件受到破坏的重要因素，为了避免电子组件遭受破坏，电子工程师们想了很多应对策略，其中一个主流思想是对单个器件或者集成电路进行ESD设计，即通过加入ESD防护组件来保护需要被保护的器件或者集成电路。被广泛采用的ESD防护组件有二极管(Diode)、双极型晶体管(NPN/PNP)、金属-氧化物-半导体场效应晶体管(MOSFET)、硅控整流器(SCR)等。

Edward John Coyne等人提出一种静电防护组件(参见文献1：Edward JohnCoyne et al，ELECTROSTATIC PROTECTION DEVICE，In May 5，2011，US2011/0101444A1，United States Patent)，通过引入纵向NPN作为ESD保护组件，来提高抗ESD能力。另外，Shi-Tron Lin等人提出一种闭合栅MOSFET结构(参见文献2：Shi-Tron Lin et al，DISTRIBUTED MOSFET STRUCTURE WITHENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUT AREARATIO AND UNIFORM ESD TRIGGERING，In Dec 14，1999，US6,002,156，United States Patent)，通过分布的闭合栅MOSFET结构作为ESD防护组件来提高抗ESD能力。然而，这些ESD防护组件的形成相对比较复杂，且需要额外的掩膜版，在提升ESD能力的同时也增加了成本。

因此，需要提出一种新的功率半导体器件，以解决现有技术中ESD防护组件为提高抗ESD能力而需额外增加掩膜版，且形成相对比较复杂的问题。

实用新型内容

本实用新型的目的在于提供一种具有抗静电放电能力的功率半导体器件，以便将串联的电阻作为一种ESD防护组件，来提升ESD能力。

为解决上述问题，本实用新型提供一种具有抗静电放电能力的功率半导体器件，包括：一功率半导体器件，由元胞阵列排布形成；第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。

进一步的，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。

进一步的，所述元胞包括：一外延层；一第二型轻掺杂区，形成于所述外延层中；第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中；重掺杂区短接孔，形成于所述第一型重掺杂区和第二型重掺杂区上；栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上；第一多晶硅条，形成于所述栅介质层上。

优选的，所述具有抗静电放电能力的功率半导体器件包括第一端口，设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成于所述栅介质层上；以及栅极，形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。

进一步的，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距。

优选的，所述具有抗静电放电能力的功率半导体器件包括第二端口，设置在所述第一型重掺杂区上；以及源极或发射极，形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

进一步的，所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。

优选的，所述具有抗静电放电能力的功率半导体器件包括第一端口与栅极，所述第一端口设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成在所述栅介质层上，所述栅极形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；以及第二端口与源极或发射极，所述第二端口设置在所述第一型重掺杂区上，所述源极或发射极形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

进一步的，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距；所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。

与现有技术相比，本实用新型通过在功率半导体器件的三个端口中的任意一端口或多个端口中引入串联电阻作为一种ESD防护组件，来提升ESD能力，不仅对提升ESD能力非常有效，且电阻的形成无需额外增加掩膜版和工艺流程，有效降低了成本。同时，电阻大小可通过对被保护器件版图结构稍作调整，就能适应多种等级ESD需求，设计灵活度大。

附图说明

图1为本实用新型具有抗静电放电能力的功率半导体器件的制造方法的框架示意图；

图2A至图2C为本实用新型具有抗静电放电能力的功率半导体器件的结构示意图；

图3至图5为本实用新型实施例一中具有抗静电放电能力的功率半导体器件的栅极端串联条形电阻形成栅极的圆形阵列版图结构；

图6为图5所示的VDMOS的栅极端串联条形电阻形成栅极的制造方法的框图；

图7为图6所示的VDMOS的栅极端串联条形电阻形成栅极的制造方法的测试结果示意图；

图8至图9为本实用新型实施例二中具有抗静电放电能力的功率半导体器件的源极端串联条形电阻形成源极的圆形阵列版图结构；

图10为图8所示的VDMOS的源极端串联条形电阻形成源极的制造方法的框图；

图11为图10所示的VDMOS的源极端串联条形电阻形成源极的制造方法的测试结果示意图；

图12为本实用新型实施例三中具有抗静电放电能力的功率半导体器件的栅极端和源极端同时分别串联电阻形成栅极和源极的圆形阵列版图结构；

图13至图14为本实用新型实施例四中具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联方形电阻形成源极(或栅极、源极)的方形阵列版图结构；

图15至图16为本实用新型实施例五中具有抗静电放电能力的功率半导体器件源极端(或栅极端、源极端同时)串联六边形电阻形成源极(或栅极、源极)的六边形阵列版图结构；

图17至图18为本实用新型实施例六中具有抗静电放电能力的功率半导体器件源极端(或栅极端、源极端同时)串联六边形电阻形成源极(或栅极、源极)的方形阵列版图结构；

图19至图20为本实用新型实施例七中具有抗静电放电能力的功率半导体器件源极端(或栅极端、源极端同时)串联圆形电阻形成源极(或栅极、源极)的方形阵列版图结构；

图21至图22为本实用新型实施例八中具有抗静电放电能力的功率半导体器件源极端串联条形电阻形成源极的方形阵列版图结构。

具体实施方式

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

如图1所示，本实用新型提供具有抗静电放电能力的功率半导体器件的制造方法的框图。图1的方框中提供一功率半导体器件，所述功率半导体器件由元胞阵列排布形成，所述功率半导体器件有第一端口1’、第二端口2’和第三端口3’。当所述第一端口1’连接一电阻R1、所述第二端口2’连接一电阻R2、所述第三端口3’连接一电阻R3时，则三条电流泄放路径I、II和III可以分别通过串联的电阻R1、R2和R3，有效的限制ESD放电瞬时峰值电流并吸收一部分能量，形成具有抗静电放电能力的功率半导体器件。根据抗ESD防护能力的大小，可以同时分别在所述第一端口、第二端口和第三端口中的任选两端口分别串联电阻，或在所述第一端口、第二端口和第三端口中的任选一端口串联电阻，则每个端口均可以通过对应的电流泄放路径有效的限制ESD放电瞬时峰值电流并吸收一部分能量。

因此，本实用新型形成的具有抗静电放电能力的功率半导体器件包括：一功率半导体器件，由元胞阵列排布形成；第一端口1’、第二端口2’和第三端口3’，形成于所述功率半导体器件；以及一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。

进一步的，所述功率半导体器件可以为MOSFET(金属-氧化物-半导体场效应晶体管)、IGBT(绝缘栅双极型晶体管)、双极型晶体管(NPN/PNP)以及由MOSFET、IGBT、双极型晶体管衍生的其它功率半导体器件。其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口1’、第二端口2’和第三端口3’分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口1’、第二端口2’和第三端口3’分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口1’、第二端口2’和第三端口3’分别对应基极端、发射极端和集电极端。

所述元胞形成的过程如下：提供一外延层6，在所述外延层中形成一第二型轻掺杂区5；在所述外延层上由下至上依次形成栅介质层7和第一多晶硅条4；刻蚀所述第一多晶硅条4和栅介质层7，暴露出所述第二型轻掺杂区5；在所述第二型轻掺杂区5中形成一第一型重掺杂区3A和第二型重掺杂区3B；在所述第一型重掺杂区3A和第二型重掺杂区3B上形成一重掺杂区短接孔3C。

因此，本实用新型形成的具有抗静电放电能力的功率半导体器件中，所提供的所述元胞包括：一外延层6；一第二型轻掺杂区5，形成于所述外延层中6；一第一型重掺杂区3A和第二型重掺杂区3B，分别形成于所述第二型轻掺杂区5中；一重掺杂区短接孔3C，形成于所述第一型重掺杂区3A和第二型重掺杂区3B上；栅介质层7，形成于所述外延层6、紧邻外延层6的第二型轻掺杂区5及紧邻第二型轻掺杂区5的部分第一型重掺杂区3A的表面上；第一多晶硅条4，形成于所述栅介质层7上。

若在所述栅介质层7上沉积第二多晶硅条4’，则在所述第二多晶硅条4’上设第一端口1’，在所述第一端口1’以外的第二多晶硅条4’上形成栅极1，所述第二多晶硅条4’为第一端口连接的电阻R1，所述第一端口1’与栅极1无直接电气连接关系，如图2A所示。此时，根据抗静电放电能力的需求对所述第二多晶硅条4’的宽度和/或间距进行调整，可以确定与所述第一端口1’连接的电阻R1的大小。

因此，本实用新型形成的具有抗静电放电能力的功率半导体器件包括：第一端口1’，设置在一第二多晶硅条4’上，所述第二多晶硅条4’形成在所述栅介质层7上；以及栅极1，形成于所述第一端口1’以外的第二多晶硅条4’上，所述第二多晶硅条4’为所述电阻R1，所述第一端口1’与栅极1无直接电气连接关系。所述第二多晶硅条4’具有根据抗静电放电能力的需求而调整的宽度和/或间距。

若在所述第一型重掺杂区3A上设第二端口2’，在所述重掺杂区短接孔3C上形成源极或发射极2，则所述第一型重掺杂区3A和重掺杂区短接孔3C在所述第二型轻掺杂区5中所包围的区域为第二端口2’连接的电阻R2(如图2B或2C所示)，所述电阻R2可以为N型轻掺杂电阻或P型轻掺杂电阻。所述N型轻掺杂电阻或P型轻掺杂电阻形成原理如下：当所述第一型重掺杂区为n+型掺杂，所述第二型重掺杂区为p+型掺杂，所述电阻R2为P型轻掺杂电阻；当所述第一型重掺杂区为p+型掺杂，所述第二型重掺杂区为n+型掺杂，所述电阻R2为N型轻掺杂电阻。此时，根据抗静电放电能力的需求调整所述第一型重掺杂区3A和第二型重掺杂区3B之间的间距D1和/或调整所述重掺杂区短接孔3C和第一型重掺杂区3A之间的间距D2，确定与所述第二端口2’串联的电阻R2的大小。其中，图2B与图2C的区别在于，图2B关于所述第一型重掺杂区3A是不对称结构，则形成的功率半导体器件为单边沟道，功率半导体器件的EAS(单脉冲雪崩能量)特性和关态泄露电流较小，所述第二端口2’和源极或发射极2之间串联电阻为R2；而图2C关于所述第一型重掺杂区3A是对称结构，则形成的功率半导体器件为双边沟道，功率半导体器件的开态电流较大，所述第二端口2’和源极或发射极2之间串联电阻为R2/2，这是左右二边对称结构并联的结果。

因此，本实用新型形成的具有抗静电放电能力的功率半导体器件包括：第二端口2’，设置在所述第一型重掺杂区3A上；以及源极或发射极2，形成于所述重掺杂区短接孔3C上，所述第一型重掺杂区3A和重掺杂区短接孔3C在所述第二型轻掺杂区5中所包围的区域为第二端口2’连接的电阻R2。所述第一型重掺杂区3A和第二型重掺杂区3B之间具有根据抗静电放电能力的需求而调整的间距D1和/或所述重掺杂区短接孔3C和第一型重掺杂区3A之间具有根据抗静电放电能力的需求而调整的间距D2。

同理，可在所述元胞上形成第三端口3’以及相应的漏极或集电极，在所述第三端口3’和所述漏极或集电极3之间可以形成R3，所述电阻R3也可以为N型轻掺杂电阻或P型轻掺杂电阻。同样可以根据抗静电放电能力的需求调整与所述第三端口3’连接的电阻R3的大小。

若同时在第一端口1’和第二端口2’上串联电阻，则在所述第二多晶硅条4’上设第一端口1’，在所述第一端口1’以外的第二多晶硅条4’上形成栅极1，所述第二多晶硅条4’为第一端口连接的电阻R1，所述第一端口1’与栅极1无直接电气连接关系，如图2A所示。此时，根据抗静电放电能力的需求对所述第二多晶硅条4’的宽度和/或间距进行调整，可以确定与所述第一端口1’连接的电阻R1的大小。同时按照上述方法在所述第一型重掺杂区3A上设第二端口2’，在所述重掺杂区短接孔3C上形成源极或发射极2的方式形成具有抗静电放电能力的功率半导体器件。

参见图3-22，本实用新型还提供一种元胞结构的制造方法，多个所述元胞排列形成元胞阵列结构而形成功率半导体器件，所述功率半导体器件有第一端口、第二端口和第三端口，所述三个端口中的任意一端口或多个端口分别连接一电阻，以所述功率半导体器件是MOSFET为例，通过不同实施例详细说明本实用新型如何通过串联电阻作为一种ESD防护组件来提升ESD能力的。

实施例一

图3至图5所示为本实用新型提供具有抗静电放电能力的功率半导体器件的栅极端串联条形电阻形成栅极的圆形阵列版图结构。

如图3至图5所示，每个所述元胞8形成的步骤如下：提供一外延层(图中未示，请参见图2A至图2C中的标示6)；在所述外延层中形成一第二型轻掺杂区(图中未示，请参见图2A至图2C中的标示5)；在所述外延层上由下至上依次形成栅介质层(图中未示，请参见图2A至图2C中的标示7)和第一多晶硅条4；刻蚀所述第一多晶硅条4和栅介质层，暴露出所述第二型轻掺杂区；在所述第二型轻掺杂区中分别形成第一型重掺杂区3A和第二型重掺杂区3B；在所述第一型重掺杂区3A和第二型重掺杂区3B上形成一重掺杂区短接孔3C；通过所述元胞8排列形成元胞阵列结构而形成功率半导体器件。

所述元胞8可以为条形、方形、六边形或圆形。通过不同形状的所述元胞8的不同排布可以形成不同的阵列结构，例如条形元胞可以形成方形阵列或圆形阵列；方形元胞可以形成方形阵列；六边形元胞可以形成方形阵列或六边形阵列；圆形元胞可以形成方形阵列等，具体内容请参见后续实施例的分析说明。因此，所述元胞阵列结构可以为圆形阵列、方形阵列和六边形阵列。本实施例中，所述元胞8为条形，形成的所述元胞阵列结构为圆形阵列。

在所述元胞阵列结构中的所述栅介质层上再做可匹配所述元胞结构形状的第二多晶硅条4’，在与所述第一多晶硅条4的一端连接的第二多晶硅条4’上引出所述功率半导体器件的栅极端(第一端口1’)，所述第二多晶硅条的另一端引出所述功率半导体器件的栅极1，由此所述第二多晶硅条4’成为第一端口连接的电阻R1。

如所述元胞8采用条形时，所述第二多晶硅条4’也采用条形。所述第二多晶硅条4’的宽度2B及间距2A均可以调整，如图3所示，所述第二多晶硅条4’的宽度2B较窄、间距2A较宽；如图4所示，所述第二多晶硅条4’的宽度2B较宽、间距2A较窄；如图5所示，所述第二多晶硅条4’的宽度2B及电阻间距2A均较窄。因此，根据抗静电放电能力的需求，改变所述第二多晶硅条4’的宽度2B以及间距2A，可以调整所述电阻R1的大小。图3至图5的版图结构对应图2B所示的具有抗静电放电能力的功率半导体器件的制造方法的结构示意图。

具体见n沟道VDMOS栅极端串联电阻的分析：如图6所示，本实用新型提供的一种600V/30mA n-channel(n沟道)的VDMOS(垂直双扩散功率场效应晶体管)的制造方法的框图，栅极端G串联了由第二多晶硅条4’形成的电阻RG，其版图结构如图5所示，本实施例中1A是栅极接触区；栅极端和栅极1之间串联的是电阻RG；2A是由条形的第二多晶硅条4’形成的电阻RG的电阻间距，值为6um；2B是由条形的第二多晶硅条4’形成的电阻RG的电阻宽度，值为4um。改变所述电阻RG的电阻间距2A与电阻宽度2B，即可改变所述电阻RG的电阻。所述第一型重掺杂区3A是n+源区，所述第二型重掺杂区3B是p+接触区。

最终ESD防护组件的测试结果如图7所示，当RG＝20Ω时，ESD低于100V，而所述电阻RG的电阻大小改为RG＝1.5K时，ESD过300V，明显提高了抗ESD能力。

实施例二

图8至图9所示为本实用新型具有抗静电放电能力的功率半导体器件的源极端串联条形电阻形成源极的圆形阵列版图结构。

如图8和9所示，每个所述元胞8形成的步骤如下：提供一外延层(图中未示，请参见图2A至图2C中的标示6)；在所述外延层中形成一第二型轻掺杂区(图中未示，请参见图2A至图2C中的标示5)；在所述外延层上由下至上依次形成栅介质层(图中未示，请参见图2A至图2C中的标示7)和第一多晶硅条4；刻蚀所述第一多晶硅条4和栅介质层，暴露出所述第二型轻掺杂区；在所述第二型轻掺杂区中分别形成第一型重掺杂区3A和第二型重掺杂区3B；在所述第一型重掺杂区3A和第二型重掺杂区3B上形成一重掺杂区短接孔3C；通过所述元胞8排列形成元胞阵列结构而形成功率半导体器件；其中，所有所述元胞8中的第一型重掺杂区3A和重掺杂区短接孔3C在所述第二型轻掺杂区5中所包围的区域为第二端口2’连接的电阻R2。

因此，本实用新型形成一种元胞结构，每个所述元胞8包括：一外延层；一第二型轻掺杂区，形成于所述外延层中；第一型重掺杂区3A和第二型重掺杂区3B，分别形成于所述第二型轻掺杂区中；重掺杂区短接孔3C，形成于所述第一型重掺杂区3A和第二型重掺杂区3B上；栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区3A的表面上；多晶硅条4，形成于所述栅介质层上；其中，所有所述元胞8中的第一型重掺杂区3A和重掺杂区短接孔3C在所述第二型轻掺杂区中所包围的区域为第二端口2’连接的电阻R2。

而源极端(第二端口2’)形成的步骤如下：将所有所述元胞中的第一型重掺杂区3A全部连接，在一个所述元胞的第一型重掺杂区3A上设第二端口2’，并将所有所述元胞中的重掺杂区短接孔3C全部连接后，在另一个所述元胞的重掺杂区短接孔3C上形成源极。

所述元胞8可以为条形、方形、六边形或圆形。而所述元胞阵列结构可以为圆形阵列、方形阵列和六边形阵列。本实施例中，所述元胞8为条形，形成的所述元胞阵列结构为圆形阵列。不同形状的所述元胞8通过不同排布可以形成不同的阵列结构，具体内容请参见后续实施例的分析说明。

在所述元胞中的第一型重掺杂区3A和第二型重掺杂区3B之间具有间距D1，可直接调整间距D1或间接改变所述第一型重掺杂区3A和第二型重掺杂区3B之间的宽度来调整两者之间的间距D1，从而决定与所述源极端2’连接的电阻R2的大小；或是调整所述重掺杂区短接孔3C和第一型重掺杂区3A之间的间距D2，来决定与所述源极端2’连接的电阻R2的大小，所述电阻R2为N型轻掺杂电阻或P型轻掺杂电阻。图8至图9的版图结构对应图2B所示的具有抗静电放电能力的功率半导体器件的结构示意图。

具体见n沟道VDMOS源极端串联电阻的分析：如图10所示，本实用新型提供的一种600V/30mAn-channel VDMOS的制造方法的框图，在源极端S串联了一电阻RS，其版图结构如图8所示，本实施例中源极端2’和源极或发射极2之间串联的“S型”的电阻RS为P型轻掺杂电阻；所述第一型重掺杂区3A是n+源区，其剂量为1E16cm^-2；所述第二型重掺杂区3B是p+接触区，其剂量为2E15cm^-2；所述第二型轻掺杂区是p-区，其剂量为3E13cm^-2；所述重掺杂区短接孔3C是源极接触区，其宽度为4um。

例如，通过调整所述重掺杂区短接孔3C和第一型重掺杂区3A之间的间距D2，来决定所述功率半导体器件源极端2’和源极或发射极2之间串联电阻的大小的方法如下：图8中所示的源极端接触区3C较窄，而图9中所示的源极端接触区3C较宽，因此，当所述第二型重掺杂区3B宽度不变时，由于所述重掺杂区短接孔3C形成在所述第二型重掺杂区3B上，通过间接改变所述重掺杂区短接孔3C和第一型重掺杂区3A之间的宽度，可以改变所述第一型重掺杂区3A与重掺杂区短接孔3C之间的间距，以达到调整与所述源极端2’连接的电阻RS大小的目的。

同理，所述功率半导体器件漏极端和漏极或集电极之间串联电阻R3的大小亦可以通过本实施例二类似的方法实现，在此不再一一赘述。

最终ESD防护组件的测试结果如图11所示，当RS＝0.7K时，ESD低于100V，而所述电阻RS的大小改为RS＝1.4K时，ESD过300V，明显提高了抗ESD能力。

实施例三

图12所示的实施例与实施例一和二的区别在于提供一种具有抗静电放电能力的功率半导体器件的栅极端和源极端分别同时串联电阻形成栅极和源极的圆形阵列版图结构。

在本实施例中，可将实施例一进行变化后和实施例二的版图结构进行结合，形成图12。对所述实施例一进行变化的内容如下：在所述第二多晶硅条4’上设第一端口1’，在所述第一端口1’以外的第二多晶硅条4’上形成栅极1，所述第二多晶硅条4’为第一端口连接的电阻R1，所述第一端口1’与栅极1无直接电气连接关系。然后，可以按照实施例一的方式调整与所述栅极端串联的电阻R1的大小，以及按照实施例二的方式调整与所述源极端串联的电阻R2的大小，在此不再一一赘述。

实施例四

图13至图14所示的实施例与实施例一或实施例二的区别在于提供一种具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联电阻形成的方形阵列版图结构。

在本实施例中，每个所述元胞8为方形，所述元胞8重复拼接分布，形成的所述元胞阵列结构为方形阵列版图结构。

若需要与所述源极端串联电阻，可按照实施例二的方法形成所述源极端和源极，如图13所示，所述第二型重掺杂区3B较窄，如图14所示，所述第二型重掺杂区3B较宽，按照实施例二的方式改变所述第一型重掺杂区3A和第二型重掺杂区3B之间的间距D1，从而可以调整与所述源极端串联的电阻R2的大小。

若还需要与所述栅极端串联电阻，先在每个所述元胞形成阵列的周围形成一方形环状的第二多晶硅条4’(未标示)，并可按照实施例一的方法在所述功率半导体器件上形成的栅极端和栅极之间形成电阻R1，并调整与所述栅极端串联的电阻R1的大小。

实施例五

图15至图16所示的实施例与实施例四的区别在于提供一种具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联电阻形成的六边形阵列版图结构。

本实施例中，所述元胞8为六边形，所述元胞8重复拼接分布，形成的所述元胞阵列结构为六边形阵列版图结构。其中，图15和图16截取了所述元胞阵列结构为六边形阵列版图结构的局部。

若需要与所述源极端串联电阻，可按照实施例二的方法形成所述源极端和源极，如图15所示，所述第二型重掺杂区3B较窄，如图16所示，所述第二型重掺杂区3B较宽，按照实施例二的方式改变所述第一型重掺杂区3A和第二型重掺杂区3B之间的间距D1，从而可以调整与所述源极端串联的电阻R2的大小。

若还需要与所述栅极端串联电阻，先在每个所述元胞形成胞阵列的周围形成一六边形环状的第二多晶硅条4’(未标示)，并可按照实施例一的方法在所述功率半导体器件上形成的栅极端和栅极之间形成电阻R1，并调整与所述栅极端串联的电阻R1的大小。

实施例六

图17至图18所示的实施例与实施例四的区别在于提供一种具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联电阻形成的方形阵列版图结构。

本实施例中，所述元胞8为六边形，则所述元胞8重复拼接分布，形成的所述元胞阵列结构为方形阵列版图结构。

若需要与所述源极端串联电阻，可按照实施例二的方法形成所述源极端和源极，如图17所示，所述第二型重掺杂区3B较宽，如图18所示，所述第二型重掺杂区3B较窄，按照实施例二的方式改变所述第一型重掺杂区3A和第二型重掺杂区3B之间的间距D1，从而可以调整与所述源极端和源极或发射极串联的电阻R2的大小。

若还需要与所述源极端串联电阻，先在每个所述元胞形成阵列的周围形成一方形环状的第二多晶硅条4’(未标示)，并可按照实施例一的方法在所述功率半导体器件上形成的栅极端和栅极之间形成电阻R1，并调整与所述栅极端串联的电阻R1的大小。

实施例七

图19至图20所示的实施例与实施例四的区别在于提供一种具有抗静电放电能力的功率半导体器件的源极端(或栅极端、源极端同时)串联电阻形成的方形阵列版图结构。

本实施例中，所述元胞8为圆形，所述元胞8重复拼接分布，形成的所述元胞阵列结构为方形阵列版图结构。

若需要与所述源极端串联电阻，可按照实施例二的方法形成所述源极端和源极，如图19所示，所述第二型重掺杂区3B较宽，如图20所示，所述第二型重掺杂区3B较窄，按照实施例二的方式改变所述第一型重掺杂区3A和第二型重掺杂区3B之间的间距D1，从而可以调整与所述源极端串联的电阻R2的大小。

若还需要与所述栅极端串联电阻，先在每个所述元胞形成阵列的周围形成一圆形环状的第二多晶硅条4’(未标示)，并可按照实施例一的方法在所述功率半导体器件上形成的栅极端和栅极之间形成电阻R1，并调整与所述栅极端串联的电阻R1的大小。

实施例八

图21至图22所示的实施例与实施例二的区别在于提供一种具有抗静电放电能力的功率半导体器件的源极端串联条形电阻形成源极的版图结构的另一种画法，与实施例二中的图8和图9提供的版图结构为圆形阵列类似，本实施例提供的版图结构为方形阵列版图结构，其中图21是图2B示意图的单边沟道的版图结构；图22是图2C示意图的双边沟道的版图结构。因此，本实施例提供的版图结构的其余内容请参见实施例二的内容，在此不再一一赘述。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本实用新型的范围。

显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包括这些改动和变型在内。

Claims (9)

1.一种具有抗静电放电能力的功率半导体器件，包括：

一功率半导体器件，由元胞阵列排布形成；

第一端口、第二端口和第三端口，形成于所述功率半导体器件中；以及

一个或多个电阻，所述三个端口中的任意一端口或多个端口分别连接一所述电阻。

2.如权利要求1所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述功率半导体器件为MOSFET、IGBT、双极型晶体管中的任意一种或由MOSFET、IGBT和双极型晶体管衍生出来的功率半导体器件；其中，所述功率半导体器件为MOSFET时，所述MOSFET的第一端口、第二端口和第三端口分别对应栅极端、源极端和漏极端；所述功率半导体器件为IGBT时，所述IGBT的第一端口、第二端口和第三端口分别对应栅极端、发射极端和集电极端；所述功率半导体器件为双极型晶体管时，所述双极型晶体管的第一端口、第二端口和第三端口分别对应基极端、发射极端和集电极端。

3.如权利要求2所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述元胞包括：

一外延层；

一第二型轻掺杂区，形成于所述外延层中；

第一型重掺杂区和第二型重掺杂区，分别形成于所述第二型轻掺杂区中；

重掺杂区短接孔，形成于所述第一型重掺杂区和第二型重掺杂区上；

栅介质层，形成于外延层、紧邻外延层的第二型轻掺杂区及紧邻第二型轻掺杂区的部分第一型重掺杂区的表面上；

第一多晶硅条，形成于所述栅介质层上。

4.如权利要求3所述的具有抗静电放电能力的功率半导体器件，其特征在于，包括：

第一端口，设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成在所述栅介质层上；以及

栅极，形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系。

5.如权利要求4所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距。

6.如权利要求3所述的具有抗静电放电能力的功率半导体器件，其特征在于，包括：

第二端口，设置在所述第一型重掺杂区上；以及

源极或发射极，形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

7.如权利要求6所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。

8.如权利要求3所述的具有抗静电放电能力的功率半导体器件，其特征在于，包括：第一端口与栅极，所述第一端口设置在与所述第一多晶硅条一端连接的第二多晶硅条上，所述第二多晶硅条形成在所述栅介质层上，所述栅极形成于所述第一端口以外的第二多晶硅条上，所述第二多晶硅条为第一端口连接的电阻，所述第一端口与栅极无直接电气连接关系；以及第二端口与源极或发射极，所述第二端口设置在所述第一型重掺杂区上，所述源极或发射极形成于所述重掺杂区短接孔上，所述第一型重掺杂区和重掺杂区短接孔在所述第二型轻掺杂区中所包围的区域为第二端口连接的电阻。

9.如权利要求8所述的具有抗静电放电能力的功率半导体器件，其特征在于，所述第二多晶硅条具有根据抗静电放电能力的需求而调整的宽度和/或间距；所述第一型重掺杂区和第二型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距和/或所述重掺杂区短接孔和第一型重掺杂区之间具有根据抗静电放电能力的需求而调整的间距。

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