CN203103306U - 半导体装置 - Google Patents
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Abstract
一种半导体装置，能够获取更大的能够配置栅极焊盘的区域。半导体装置包括：晶体管，具有栅极电极、第1电极和第2电极；以及第1及第2保护电路，一端共同与栅极电极连接，另一端分别与第1电极及第2电极连接，第1及第2保护电路分别构成于在一个场绝缘膜上分离形成的第1及第2多晶硅层内。
Description
技术领域
本实用新型涉及半导体装置，尤其涉及晶体管的栅极的保护电路的构成技术。
背景技术
作为功率控制用的晶体管，广泛采用大功率MOSFET（Metal－Oxide－Semiconductor Field－Effect Transistor：金属氧化物半导体场效应晶体管）或绝缘栅极双极晶体管（IGBT：Insulated Gate BipolarTransistor）。在这种晶体管中，往往在栅极设有被称为钳位二极管、稳压二极管的保护电路，以便增大对由于静电放电或外部连接的电感器等形成的浪涌电压的耐性。在专利文献1、2中公开了设有这种保护电路的半导体装置。
专利文献1记载的半导体装置具有：作为有源元件发挥作用的半导体元件；作为连接所述半导体元件的端子而与电源连接的第一主端子和第二主端子；以及控制流向所述第一主端子和所述第二主端子之间的电流的控制端子，在所述第一主端子和所述控制端子之间设有：对所述第一主端子与所述控制端子之间的电压进行分压的分压元件；以及输出由所述分压元件分压后的电压的电压检测端子。更具体地讲，在IGBT的集电极与栅极之间设置相当于稳压二极管的钳位二极管，并设计用于配置钳位二极管的专用区域。
另外，专利文献2记载的半导体装置在至少具有一个平面的多晶硅的大致中央部形成一导电型区域，以包围该一导电型区域的方式交替地设置多个其它导电型区域和一导电型区域，将所述大致中央部的一导电型区域与晶体管的源极或者漏极连接，将最外部的一导电型区域或者其它导电型区域与晶体管的漏极或者源极连接，将所述大致中央部与所述最外部的中间部的一导电型区域或者其它导电型区域与晶体管的栅极连接。
更具体地讲，如图19（A）、19（B）所示，在栅极与源极间稳压二极管110的内侧一体地配置栅极与漏极间用的钳位二极管109。另外，在此仅说明与保护电路的配置相关的主要部分。源极布线112通过开口121和栅极与源极间稳压二极管110的一端的N＋型层连接。栅极布线111通过开口114和栅极与源极间稳压二极管110的另一端及钳位二极管109的一端的N＋型层连接。漏极布线117通过开口118与钳位二极管109的另一端的N＋型层（中央部的矩形的N＋型层）连接。源极布线112、栅极布线111及漏极布线117是利用同层的铝布线形成的。漏极电极用铝（漏极布线117）被配置成“コ”状，并从芯片外周一直延伸到钳位二极管109的中心部分，以便与钳位二极管109连接。与栅极布线相关的焊盘113被配置于漏极布线117中被围成“コ”状的中央部分。
根据这种半导体装置，以包围多晶硅的大致中央部的一导电型区域的方式交替地设置多个其它导电型区域和一导电型区域，因而不怎么增大芯片面积即可得到接合长度较长的二极管。另外，将该其它多晶硅的大致中央部和最外部的区域与各个晶体管的源极或者漏极中任意一方连接，将其它多晶硅的大致中央部和最外部的中间的区域与晶体管的栅极连接，由此不怎么增大芯片面积即可实现在晶体管的栅极与源极之间以及栅极与漏极之间双方配置二极管。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2001－244463号公报
【专利文献2】日本特开平8－172190号公报
下面的分析是在本实用新型中进行的。
在专利文献1记载的半导体装置中，需要设计稳压二极管用的专用区域。因此，在为了提高现有产品对静电放电的耐性而设计新的稳压二极管（集电极钳位二极管、栅极与漏极间稳压二极管）时，需要配置于有效单元的区域的一部分中。其结果是需要进行增大芯片尺寸的变更，导致成本升高。另外，在诸如由于对现有产品进行扩展等而不能变更芯片尺寸的情况下，将导致导通阻值的上升等，无法避免特性的恶化。
另外，在专利文献2记载的半导体装置中，根据漏极电极用铝的形状，将焊盘113配置在漏极布线117中被围成“コ”状的中央部分内，由此制约了焊盘113的可配置区域。即，作为钳位二极管109与漏极布线117的触点的开口118必须设计在中央部的矩形的N＋型层中。因此，需要避开中央部的矩形的N＋型层来形成焊盘113，能够配置焊盘113的区域被限定为狭小区域，有损于芯片设计中的配置自由度。
实用新型内容
本实用新型的一个方面（视点）的半导体装置包括：晶体管，具有栅极电极、第1电极和第2电极；以及第1及第2保护电路，一端共同与栅极电极连接，另一端分别与第1电极及第2电极连接，第1及第2保护电路分别构成于在一个场绝缘膜上分离形成的第1及第2多晶硅层内。
本实用新型的另一个方面的半导体装置，第1保护电路包括：第1导电型的第1中央部，配置于第1多晶硅层的中央部；第2导电型的第1带状部，呈环状配置于该第1中央部的外侧；以及第1导电型的第2带状部，呈环状配置于该第1带状部的外侧，第2保护电路包括：第1导电型的第2中央部，配置于第2多晶硅层的中央部；第2导电型的第3带状部，呈环状配置于该第2中央部的外侧；以及第1导电型的第4带状部，呈环状配置于该第3带状部的外侧，将第1中央部及第2中央部通过栅极布线膜共同与栅极电极连接，将第2带状部与第1电极连接，将第4带状部与第2电极连接。
本实用新型的另一个方面的半导体装置，栅极布线膜在与第1及第2多晶硅层重合的区域中具有栅极焊盘。
本实用新型的另一个方面的半导体装置，第1多晶硅层内的第2带状部在芯片边缘侧与第1电极连接。
本实用新型的另一个方面的半导体装置，第1及第2保护电路的配置区域在将双方对接时大致呈正方形的形状。
本实用新型的另一个方面的半导体装置，第1中央部及第2中央部中的至少一方在从与基板垂直的方向观察时呈L字形状。
本实用新型的另一个方面的半导体装置，第1中央部及第2中央部中的另一方在从与基板垂直的方向观察时呈L字形状或者正方形的形状。
本实用新型的另一个方面的半导体装置，第1保护电路在第1中央部与第2带状部之间还包括其他的环状的第1导电型的带状部及其他的环状的第2导电型的带状部，第2保护电路在第2中央部与第4带状部之间还包括其他的环状的第1导电型的带状部及其他的环状的第2导电型的带状部。
本实用新型的另一个方面的半导体装置，第1保护电路还具有在第2带状部的外侧呈环状配置的带状的扩散电阻，第1电极取代第2带状部而与扩散电阻的外侧连接。
本实用新型的另一个方面的半导体装置，晶体管是MOSFET或绝缘栅极双极晶体管。
根据本实用新型，能够获取更大的能够配置栅极焊盘的区域。因此，芯片设计中的配置自由度增大。
附图说明
图1是本实用新型的第1实施方式的半导体装置的俯视图。
图2（A）~2（B）是本实用新型的第1实施方式的半导体装置的角部在第1制造工序中的俯视图、剖视图。
图3是本实用新型的第1实施方式的半导体装置的角部在第2制造工序中的俯视图。
图4是本实用新型的第1实施方式的半导体装置的角部在第3制造工序中的俯视图。
图5（A）~5（B）是本实用新型的第1实施方式的半导体装置的角部在第4制造工序中的俯视图、剖视图。
图6（A）~6（B）是本实用新型的第1实施方式的半导体装置的角部在第5制造工序中的俯视图、剖视图。
图7（A）~7（B）是本实用新型的第1实施方式的半导体装置的角部在第6制造工序中的俯视图、剖视图。
图8（A）~8（B）是本实用新型的第1实施方式的半导体装置的角部在第7制造工序中的俯视图、剖视图。
图9（A）~9（B）是本实用新型的第1实施方式的半导体装置的角部在第8制造工序中的俯视图、剖视图。
图10是本实用新型的第1实施方式的半导体装置的角部在最后工序中的剖视图。
图11是本实用新型的第1实施方式的半导体装置的等效电路。
图12是本实用新型的第1实施方式的半导体装置的另一种结构的俯视图。
图13（A）~13（B）是本实用新型的第1实施方式的半导体装置的另一种结构的在第8制造工序中的俯视图、剖视图。
图14（A）~14（B）是表示本实用新型的第2实施方式的半导体装置的结构的俯视图、剖视图。
图15是本实用新型的第2实施方式的半导体装置的等效电路。
图16是本实用新型的第3实施方式的半导体装置的俯视图。
图17（A）~17（B）是表示本实用新型的第4实施方式的半导体装置的结构的俯视图、剖视图。
图18是表示本实用新型的第4实施方式的半导体装置的结构的A－B剖视图。
图19（A）~19（B）是表示过去的半导体装置的结构的俯视图、剖视图。
具体实施方式
下面，简要说明用于实施本实用新型的方式。另外，在下面的简要说明中记述的附图标号是用于帮助理解的示例，不能理解为限定于图示的方式。
本实用新型的一个优选方式的半导体装置包括：晶体管，具有栅极电极、第1电极和第2电极；以及第1及第2保护电路（对应于图9（B）中的22、21），一端共同与栅极电极连接，另一端分别与第1电极及第2电极连接，第1及第2保护电路分别构成于在一个场绝缘膜（相当于图9（A）、9（B）中的3）上分离形成的第1及第2多晶硅层（对应于图9（A）、9（B）中的8、7）内。
优选在半导体装置中，第1保护电路包括：第1导电型的第1中央部（对应于图9（A）、9（B）中的12），配置于第1多晶硅层（对应于图9（A）、9（B）中的8）的中央部；第2导电型的第1带状部（对应于图9（A）、9（B）中的11），呈环状配置于该第1中央部的外侧；以及第1导电型的第2带状部（对应于图9（A）、9（B）中的12），呈环状配置于该第1带状部的外侧，第2保护电路包括：第1导电型的第2中央部（对应于图9（A）、9（B）中的12），配置于第2多晶硅层（对应于图9（A）、9（B）中的7）的中央部；第2导电型的第3带状部（对应于图9（A）、9（B）中的11），呈环状配置于该第2中央部的外侧；以及第1导电型的第4带状部（对应于图9（A）、9（B）中的12），呈环状配置于该第3带状部的外侧，将各个第1及第2中央部通过栅极布线膜（对应于图9（A）、9（B）中的17）共同与栅极电极（对应于图9（A）、9（B）中的6）连接，将第2带状部与第1电极（对应于图9（A）、9（B）中的19）连接，将第4带状部与第2电极（对应于图9（A）、9（B）中的18）连接。在以MOSFET为例时，能够将第1保护电路作为栅极与漏极间保护电路，将第2保护电路作为栅极与源极间保护电路。
优选在半导体装置中，第1多晶硅层内的最外周部的带状部在芯片边缘侧（对应于图9（A）、9（B）中的右端）与晶体管的第1电极连接。
优选在半导体装置中，第1及第2保护电路的配置区域在将双方对接时大致呈正方形的形状。
在半导体装置中也可以是，对于第1及第2保护电路中的至少一方，在从与基板垂直的方向观察时，与一方保护电路对应的中央部呈L字形状。
在半导体装置中也可以是，对于第1及第2保护电路中的另一方，在从与基板垂直的方向观察时，与另一方保护电路对应的中央部呈L字形状或者正方形的形状。
在半导体装置中也可以是，第1保护电路在第1中央部与第2带状部之间还包括其他的环状的第1导电型的带状部及第2导电型的带状部，第2保护电路在第2中央部与第4带状部之间还包括其他的环状的第1导电型的带状部及第2导电型的带状部。
在半导体装置中也可以是，第1保护电路还具有在第1多晶硅层内呈环状配置的带状的扩散电阻（对应于图14（A）、14（B）中的23），扩散电阻使内侧与第1多晶硅层内的最外周部的带状部接触，第1电极取代第1多晶硅层内的最外周部的带状部而与扩散电阻的外侧连接。
在半导体装置中也可以是，晶体管是MOSFET（Metal－Oxide－Semiconductor Field－Effect Transistor）或绝缘栅极双极晶体管。
根据如上所述的半导体装置，第1及第2保护电路形成于一个场绝缘膜上的不同的多晶硅层上。并且，将第1保护电路与第1电极的触点配置在第1保护电路的配置区域的最外周的带状部的最接近芯片边缘的一侧。因此，能够获取更大的能够配置栅极焊盘的区域。
下面，根据更具体的实施方式，以MOSFET为例，并参照附图进行详细说明。
（实施方式1）
图1是本实用新型的第1实施方式的半导体装置的俯视图。在图1中，在芯片的最外周配置有EQR（Equi－Potential Ring：等电位环）铝层19，在EQR铝层19的内侧配置有栅极铝层17（栅极布线膜），在栅极铝层17的内侧配置有有效单元区域24。栅极铝层17与位于用虚线示出的芯片的角部的栅极焊盘区域25连接。在有效单元区域24上形成有源极电极（第2电极）。在基板的背面形成有漏极电极（第1电极）。
下面，示出了包括栅极焊盘区域25在内的虚线的范围内的俯视图、剖视图，按照制造工序的顺序对本实用新型的主要部分的构造进行说明。图2（A）、2（B）～10是本实用新型的第1实施方式的半导体装置的角部的俯视图、剖视图。另外，对俯视图、剖视图省略了一部分图示。
首先，如图2（A）、图2（B）所示，在N型基板1的上部通过抗蚀剂的图案加工和离子注入及热处理，形成两个P型的阱层2。然后，对包括栅极焊盘形成区域在内的外周区域进行氮化膜的图案加工，再实施硅的局部氧化（LOCOS：Local Oxidation of Silicon），形成较厚的氧化膜层3。氧化膜层3属于场绝缘膜。在图2（B）中，左侧的阱层2被配置成为包围有效单元区域24，右侧的阱层2沿着芯片边缘而配置。另外，基板1往往采用在N＋型的高浓度基板上层压了N-型的外延层的半导体基板，在此省略图示N＋型的高浓度基板。
然后，如图3所示（省略俯视图），通过图案加工和硅的蚀刻来形成沟道槽4，以便在有效单元区域24内形成栅极电极。然后通过热氧化在沟道槽4的沟道壁上形成栅极氧化膜5。
另外，如图4所示（省略俯视图），在包括沟道槽4在内的整体上形成多晶硅层6。多晶硅层6通过利用抗蚀剂27掩盖之后形成稳压二极管的部分，并实施例如磷的离子注入，实现低阻值化。该低阻值化的多晶硅作为栅极电极发挥作用。
另外，如图5（A）、图5（B）所示，通过图案加工将栅极与源极间稳压二极管（第2保护电路）用的多晶硅层（第2多晶硅层）7、栅极与漏极间稳压二极管（第1保护电路）用的多晶硅层（第1多晶硅层）8、栅极引出用的多晶硅层9、以及EQR多晶硅层10保留，将其它部分通过回蚀去除。在此，多晶硅层8、10相连接，并成为连续的图案。在沟道槽4内保留有多晶硅层6，并成为栅极电极。成为栅极电极的多晶硅层6和栅极引出用的多晶硅层9形成为连续的图案。多晶硅层6及9、与多晶硅层7、与多晶硅层8及10是相互分离。
然后，如图6（A）、图6（B）所示，在多晶硅层7、8中，对多晶硅层7、8实施例如硼的离子注入，以便形成稳压二极管用的P层11。然后，实施例如砷的离子注入，以便形成稳压二极管用的N层12。P层11、N层12通过图案加工来确定段数（与同心环状的P层11的数量对应）而形成即可，以便得到所需要的耐压。
另外，如图7（A）、图7（B）所示，在有效单元区域24中，通过图案加工、离子注入、热处理来形成P型的基极层13、N＋型的源极层14、P＋型的背面栅极触点层15。另外，在右端的划线部分中也形成与源极层14相同的N＋扩散层的划线扩散层26。
另外，如图8（A）、图8（B）所示，形成BPSG（Boron PhosphorSilicate Glass：硼磷硅酸盐玻璃）等的层间膜32，通过图案加工和蚀刻形成触点区16。此时，在多晶硅层7形成有栅极用及源极用的触点区16，在多晶硅层8形成有栅极用及漏极用的触点区16。
另外，如图9（A）、图9（B）所示，通过溅射等形成铝并进行图案加工，使分别形成栅极铝层17、源极铝层18、EQR铝层19。栅极铝层17以覆盖多晶硅层7、8的栅极用的触点区16的方式进行图案加工。源极铝层18以覆盖多晶硅层7的源极用的触点区16的方式进行图案加工。EQR铝层19以覆盖多晶硅层8的漏极用的触点区16的方式进行图案加工。在这种情况下，EQR铝层19与划线扩散层26接触，并实现电接触。
最后，以能够配置源极线、栅极线的方式进行图案加工来形成保护用的PSG（Phosphor Silicate Glass）等保护膜20。保护膜20的开口部分成为用于配置栅极线的栅极焊盘开口33，栅极焊盘开口33成为能够配置栅极焊盘的区域。另外，21表示栅极与源极间稳压二极管，22表示栅极与漏极间稳压二极管。栅极与漏极间稳压二极管22在被施加了过大的漏极电压时发挥钳位作用而动作，以便保护栅极与漏极之间，使得因静电形成的电荷放电，提高栅极与漏极之间的抗静电破损的耐性。
另外，如图10（省略俯视图）所示，在N＋型的高浓度基板28的背面形成漏极电极29。这样形成本实施方式的半导体装置的最终形状。
图11是具有以上所述的构造的半导体装置的等效电路。形成于有效单元区域24内的MOS晶体管MN 1在栅极与源极之间具有栅极与源极间稳压二极管21，在栅极与漏极之间具有栅极与漏极间稳压二极管22。
如上所述，在本实施方式的半导体装置中，在氧化膜层3上分离形成属于不同的多晶硅层的、栅极与源极间稳压二极管（第2保护元件）21用的多晶硅层（第2多晶硅层）7和栅极与漏极间稳压二极管（第1保护元件）22用的多晶硅层（第1多晶硅层）8。在源极铝侧的多晶硅层7形成同心环状的N/P/N/P/N层，并作为栅极与源极间稳压二极管21使用。并且，在EQR铝层19侧（芯片边缘侧）的多晶硅层8形成同心环状的N/P/N/P/N层，并作为栅极与漏极间稳压二极管22使用。栅极铝层17分别接触栅极与源极间稳压二极管21的中央的N层（第2中央部）12和栅极与漏极间稳压二极管22的中央的N层（第2中央部）12。EQR铝层19和栅极与漏极间稳压二极管22的触点设于栅极与漏极间稳压二极管22的最外周的N层（第2带状部）的芯片边缘侧。源极铝层18和栅极与源极间稳压二极管21的触点设于栅极与源极间稳压二极管21的最外周的N层（第4带状部）的源极铝侧。
根据这种构造，通过使栅极与漏极间稳压二极管22和漏极端子的触点、即多晶硅层8的最外周的N层（第2带状部）与EQR铝层19的触点的位置靠近芯片的边缘侧，并使栅极与源极间稳压二极管21和源极端子的触点、即多晶硅层7的最外周的N层（第4带状部）与源极铝层18的触点的位置靠近源极铝侧，能够扩大它们之间的区域即能够形成栅极焊盘的区域（图9（B）中的栅极焊盘开口33）。
在专利文献2的半导体装置中，在一个多晶硅层上呈同心环状形成栅极与源极间稳压二极管，并在其内侧呈同心环状形成栅极与漏极间稳压二极管。因此，根据图19（A）、19（B）可知，栅极与源极间稳压二极管110和源极端子的触点即开口121能够形成于最外周的N层，但是栅极与漏极间稳压二极管和漏极端子的触点即开口118必须形成于多晶硅层的中央的N层。因此，栅极焊盘GP必须避开该开口118来形成，因而限制了形成区域。
与此相对，根据本实施方式的半导体装置，通过在不同的多晶硅层上形成栅极与源极间稳压二极管及栅极与漏极间稳压二极管，并且使与源极端子和漏极端子的触点分别靠近源极电极侧和芯片边缘侧，能够扩大它们之间的区域。在该区域中配置栅极焊盘，各个多晶硅层的中央部的N层共同连接栅极焊盘。
根据本实施方式的半导体装置，仅仅变更多晶硅层、N层或P层、触点的位置，即仅仅变更掩膜图案，即可获取比专利文献2的半导体装置大的栅极焊盘的可配置区域，而且不需增加工序。即，与过去相比，能够配置栅极焊盘的区域扩大，设计的自由度增大。因此，也能够灵活应对诸如由于对现有品种进行展开等而不能变更芯片尺寸的情况。
另外，在以上的说明中，栅极焊盘的配置是在芯片的角部实现的。但是不限于此，也能够配置于芯片的边的中央部附近。图12是形成位于用虚线示出的芯片的边的中央附近的栅极焊盘区域25a的半导体装置的俯视图。在图12中，与图1相同的标号表示相同部件。
图13（A）表示图12中的栅极焊盘区域25a附近的俯视图。图13（B）是图13（A）的A－A’剖视图。如图13（B）所示，在芯片的边的部分中，EQR铝层19形成于EQR多晶硅层10上。EQR铝层19与划线扩散层26的触点是在未图示的芯片的角部实现的。这种情况时的EQR铝层19与划线扩散层26之间的触点的剖面与图9（B）相同。
（实施方式2）
图14（A）、14（B）是表示本实用新型的第2实施方式的半导体装置的结构的图。在图14（A）、14（B）中，与图9（A）、9（B）相同的标号表示相同部件，并省略其说明。本实施方式的半导体装置在栅极与漏极间稳压二极管22用的多晶硅层8中，在最外周的N层12的更外侧设置低浓度的N-层23。N-层23是浓度比稳压二极管用的N层12低的多晶硅层，在形成EQR多晶硅层10后通过进行图案加工后的离子注入等而形成。N-层23作为包含于连接漏极的保护电路中的扩散电阻（多晶硅电阻）而发挥作用。图15表示这种构造的半导体装置的等效电路。在图15中，在MOS晶体管MN 1的漏极和栅极与漏极间稳压二极管22之间具有与N-层23对应的扩散电阻。
根据以上所述的半导体装置，即使是在由于栅极与漏极间稳压二极管22的段数不足等而不能充分确保钳位电压的情况下，N-层23也能够作为与稳压二极管22串联连接的电阻发挥作用，并吸收施加电压，有助于ESD耐性的提高。并且，N-层23的电阻值可以根据形成时的离子注入的剂量而变化，也作为调整钳位电压的元件发挥作用。
（实施方式3）
在第1实施方式中，在形成有栅极与源极间稳压二极管21、栅极与漏极间稳压二极管22的区域的平面形状中，21为L字形状，22为矩形形状。与此相对，在本实施方式中，示出21、22均为L字形状的示例。
图16是表示本实用新型的第3实施方式的半导体装置的结构的俯视图。另外，A－A’剖视图与图10相同。在图16中，形成有栅极与漏极间稳压二极管22的区域的平面形状是L字形状，除此以外是与图9（A）、9（B）相同的构造。
另外，不限于上述示例，本实用新型的稳压二极管的配置区域的形状图案可以实现各种变形。在第1实施方式中，将栅极与源极间稳压二极管21的配置区域的平面形状设为L字形状，将栅极与漏极间稳压二极管22的配置区域的平面形状设为矩形形状，但也可以设为彼此相反的形状。
在此，在将稳压二极管的配置区域的平面形状从矩形形状变更为L字形状的情况下，周围长度增加，因而剖面积增加。因此，能够降低稳压二极管的动作阻值。
另外，在设为L字形状与矩形形状的组合形状或L字形状与L字形状的组合形状的情况下，优选将栅极与源极间稳压二极管21及栅极与漏极间稳压二极管22的整体的配置区域的形状设为接近正方形的矩形。在这种情况下，能够使栅极焊盘的形状形成为容易焊接的正方形。
（实施方式4）
在第1实施方式中示出了环状的EQR多晶硅层10和环状的EQR铝层19位于芯片的外周的半导体装置。但是不限于此，即使是在不存在EQR铝层19的情况下，也能够实现本实用新型的半导体装置。例如，在EQR铝层仅形成于芯片的角部而没有形成于芯片的边上的情况下（EQR铝层没有成为环状的情况）、或EQR多晶硅层和EQR铝层均不存在的情况下，也能够应用本实用新型。
图17（A）、17（B）是表示本实用新型的第4实施方式的半导体装置的结构的俯视图、剖视图。在图17（A）中示出了EQR多晶硅层和EQR铝层均不存在时的俯视图。图17（B）表示A－A’剖视图。另外，A－A’剖面构造与图10基本相同。但是，不同之处在于，图17（A）的右下端的铝层由触点铝层31构成，而不是图9（A）中的EQR铝层19。图18是图17（A）中的A－B剖视图（将从A朝向A’的单点划线沿开口16向B方向弯折形成的剖面的图）。栅极与漏极间稳压二极管22和划线扩散层26（与漏极相同的电位）在芯片的角部通过触点铝层31而接触。
另外，本实用新型的半导体装置的结构不限于上述各个实施方式，能够实现各种变形。在上述实施方式中，通过EQR铝层19或触点铝层31与划线扩散层26的连接，实现栅极与漏极间稳压二极管22和漏极的连接。但是不限于此，也可以是如专利文献2的图1、2那样的漏极铝电极与漏极N层的连接。另外，如果研究与漏极区域的连接及焊盘的配置，则能够将EQR铝层用作漏极电极及漏极焊盘，在芯片表面形成源极和栅极和漏极的各个端子。
并且，在上述实施方式中，示出了将栅极与源极间稳压二极管21及栅极与漏极间稳压二极管22构成为同心环状的N/P/N/P/N层的示例。但是，稳压二极管的段数和不纯物浓度不限于此。例如，为了达到期望的耐压，也可以是N/P/N层、N＋/P/N＋层、N/P/N/P/N/P/N层等结构。并且，电极材料不限于铝，也可以是铝合金或铜等。
另外，本实用新型的半导体装置的晶体管不限于MOSFET，也能够适用于IGBT。在这种情况下，在图10等中，通过在n型的高浓度基板28与漏极电极29之间设置P型的缓冲层，能够构成分别将源极电极、漏极电极作为发射极电极（第2电极）、集电极电极（第1电极）的绝缘栅极双极晶体管。
并且，在以上的说明中说明了半导体装置具有N型的MOSFET的情况。关于半导体装置具有P型的MOSFET的情况，如果将上述各个实施方式中的N型、P型的各个部位分别构成为P型、N型，则能够形成取代N型的MOSFET的、P型的MOSFET。但是，关于栅极与源极间稳压二极管21及栅极与漏极间稳压二极管22的构造，也可以不变更N型、P型。
另外，将上述专利文献等各自的公开内容通过引用纳入到了本说明书中。在本实用新型的全部公开（包括权利要求书）的框架内，能够根据其基本技术思想实现实施方式乃至实施例的变更及调整。并且，在本实用新型的权利要求书的框架内，能够实现各种公开要素（包括各项权利要求的各个要素、各个实施例的各个要素、各个附图的各个要素等）的多种组合乃至选择。即，本实用新型当然包括本行业人员按照包含权利要求书在内的全部公开、技术思想能够得到的各种变形及修改。
Claims (10)
1.一种半导体装置，其特征在于，包括：
晶体管，具有栅极电极、第1电极和第2电极；以及
第1及第2保护电路，一端共同与所述栅极电极连接，另一端分别与所述第1电极及第2电极连接，
所述第1及第2保护电路分别构成于在一个场绝缘膜上分离形成的第1及第2多晶硅层内。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第1保护电路包括：第1导电型的第1中央部，配置于所述第1多晶硅层的中央部；第2导电型的第1带状部，呈环状配置于该第1中央部的外侧；以及第1导电型的第2带状部，呈环状配置于该第1带状部的外侧，
所述第2保护电路包括：第1导电型的第2中央部，配置于所述第2多晶硅层的中央部；第2导电型的第3带状部，呈环状配置于该第2中央部的外侧；以及第1导电型的第4带状部，呈环状配置于该第3带状部的外侧，
将所述第1中央部及第2中央部通过栅极布线膜共同与所述栅极电极连接，将所述第2带状部与所述第1电极连接，将所述第4带状部与所述第2电极连接。
3.根据权利要求2所述的半导体装置，其特征在于，
所述栅极布线膜在与所述第1及第2多晶硅层重合的区域中具有栅极焊盘。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第1多晶硅层内的所述第2带状部在芯片边缘侧与所述第1电极连接。
5.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
所述第1及第2保护电路的配置区域在将双方对接时大致呈正方形的形状。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第1中央部及第2中央部中的至少一方在从与基板垂直的方向观察时呈L字形状。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第1中央部及第2中央部中的另一方在从与基板垂直的方向观察时呈L字形状或者正方形的形状。
8.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
所述第1保护电路在所述第1中央部与第2带状部之间还包括其他的环状的第1导电型的带状部及其他的环状的第2导电型的带状部，
所述第2保护电路在所述第2中央部与第4带状部之间还包括其他的环状的第1导电型的带状部及其他的环状的第2导电型的带状部。
9.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
所述第1保护电路还具有在所述第2带状部的外侧呈环状配置的带状的扩散电阻，
所述第1电极取代所述第2带状部而与所述扩散电阻的外侧连接。
10.根据权利要求1～4中任意一项所述的半导体装置，其特征在于，
所述晶体管是MOSFET或绝缘栅极双极晶体管。
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| GR01 | Patent grant | ||
| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa Patentee before: Renesas Electronics Corporation |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130731 Termination date: 20181213 |
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| CF01 | Termination of patent right due to non-payment of annual fee |