TWI726515B - 瞬態電壓抑制二極體結構及其製造方法 - Google Patents

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Abstract

本案提供一種瞬態電壓抑制二極體結構及其製造方法。其結構包括基板、N-型磊晶層，第一金屬層、第一N+型植入層、深層N+型植入層以及複數個多晶柱。N-型磊晶層設置於基板上。第一金屬層設置於N-型磊晶層上，且組配形成工作電壓端。第一N+型植入層於空間上對應於工作電壓端，嵌設於N-型磊晶層，且組配連接至工作電壓端。深層N+型植入層於空間上對應於工作電壓端，嵌設於N-型磊晶層，且與第一N+型植入層之間具有一間隔距離。複數個多晶柱嵌設於N-型磊晶層，且貫穿第一N+型植入層。多晶柱連接於第一金屬層的工作電壓端與深層N+型植入層之間。

Description

瞬態電壓抑制二極體結構及其製造方法
本案係關於一種二極體結構，尤指一種瞬態電壓抑制二極體結構及其製造方法。
瞬態電壓抑制二極體也稱為TVS二極體(transient-voltage-suppression (TVS) diode)，是一種保護用的電子零件，可以保護電器設備不受導線引入的電壓尖峰破壞。近年來，隨著電子系統發展越來越精緻的趨勢之下，對於TVS 元件的需求就越來越迫切。
傳統的TVS元件是以齊納二極體(Zener diode)來擔任元件崩潰後引導電流，使其不至於流入被保護電路。齊納二極體具有漏電流大、接面電容大等特性，其中而應用於TVS元件中的齊納二極體係趨向於低電壓應用發展。
第1圖係揭示習知之瞬態電壓抑制二極體結構之截面圖。其係以齊納二極體作為瞬態電壓抑制二極體元件的保護機制。如圖所示，TVS元件1之結構依序堆疊有連接接地端GND的底部金屬層11、P+型基層12、N型磊晶層13、N+型埋入層14、N-型磊晶層15、介電質層(interlayer dielectric, ILD)16、頂部金屬層17以及保護層(passivation layer)18。其中頂部金屬層17組配形成有輸入輸出端I/O以及工作電壓端Vcc。輸入輸出端I/O下則對應設置有N+型植入層20及P+型植入層21，嵌設於N-型磊晶層15，且連接至輸入輸出端I/O。工作電壓端Vcc下對應設置有N+型植入層22以及深層N+型植入層23，嵌設於N-型磊晶層15內，且透過氧化絕緣部19隔離。值得注意的是，在習知TVS元件1的結構中，工作電壓端Vcc的電壓與P+型基層12以及N型磊晶層13所架構的齊納二極體相關。然而當N-型磊晶層15的厚度很厚時，透過一般的摻雜(doping)及驅入(drive-in)程序，並不易增加N+型植入層22以及深層N+型植入層23在N-型磊晶層15內的濃度，以獲取低崩潰電壓的齊納二極體結構。
有鑑於此，實有必要在提供一種瞬態電壓抑制二極體結構及其製造方法，以解決前述問題，並獲取低崩潰電壓的齊納二極體結構。
本案之目的在於提供一種瞬態電壓抑制二極體結構及其製造方法。藉由複數個多晶柱結構之導入，解決瞬態電壓抑制二極體結構在一般摻雜及驅入程序中，濃度不易控制及增加的問題。多晶柱結構可進一步降低深層植入的距離，避免驅入後濃度減少的問題，有效降低製程的難度。此外，多晶柱結構更可降低例如N-型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。
為達前述目的，本案提供一種瞬態電壓抑制二極體結構。其包括基板、至少一N-型磊晶層，第一金屬層、第一N+型植入層、深層N+型植入層以及複數個多晶柱。至少一N-型磊晶層設置於基板上。第一金屬層設置於至少一N-型磊晶層上，且組配形成一工作電壓端。第一N+型植入層於空間上對應於工作電壓端，嵌設於至少一N-型磊晶層，且組配連接至第一金屬層的工作電壓端。深層N+型植入層於空間上對應於工作電壓端，嵌設於至少一N-型磊晶層，且與第一N+型植入層之間具有一間隔距離。複數個多晶柱於空間上對應於工作電壓端，嵌設於至少一N-型磊晶層，且貫穿第一N+型植入層，其中每一多晶柱具有彼此相對的一第一端以及一第二端，第一端接觸連接至第一金屬層的工作電壓端，第二端至少部份貫穿深層N+型植入層，且接觸連接至深層N+型植入層。
於一實施例中，基板包括一P+型基層，以及一N型磊晶層，設置於P+型基層上，且連接至至少一N-型磊晶層。
於一實施例中，基板更包括一第二金屬層，連接至P+型基層，與第一金屬層彼此相反，且組配形成一接地端。
於一實施例中，瞬態電壓抑制二極體結構更包括一介電質層，設置於至少一N-型磊晶層與第一金屬層之間。
於一實施例中，第一金屬層更組配形成一輸入輸出端，瞬態電壓抑制二極體結構更包括一第二N+型植入層以及一P+型植入層，分別嵌設於至少一N-型磊晶層，其中第一金屬層的輸入輸出端穿過介電質層分別連接至第二N+型植入層以及P+型植入層。
於一實施例中，瞬態電壓抑制二極體結構更包括一N+型埋入層，設置於N型磊晶層以及至少一N-型磊晶層之間，且N+型埋入層於空間上對應於P+型植入層以及複數個多晶柱。
於一實施例中，瞬態電壓抑制二極體結構更包括一保護層，設置於第一金屬層上，且部份曝露第一金屬層，以分別定義工作電壓端以及輸入輸出端。
於一實施例中，第二N+型植入層以及P+型植入層之間更設置有至少一氧化絕緣部，至少一氧化絕緣部貫穿至少一N-型磊晶層、N型磊晶層以及部份之P+型基層。 為達前述目的，本案另提供一種瞬態電壓抑制二極體結構的製造方法，其包括步驟：(a) 提供一基板；(b) 形成至少一N-型磊晶層，設置於基板上；(c)形成一第一N+型植入層，嵌設於至少一N-型磊晶層；(d) 部份蝕刻至少一N-型磊晶層以及第一N+型植入層，以形成複數個柱形溝，貫穿第一N+型植入層以及部份的至少一N-型磊晶層；(e) 形成一深層N+型植入層，嵌設於至少一N-型磊晶層，且與第一N+型植入層之間具有一間隔距離；(f)以一多晶矽材料填入複數個柱形溝，以形成複數個多晶柱，嵌設於至少一N-型磊晶層，且貫穿第一N+型植入層；以及(g)形成一第一金屬層，設置於至少一N-型磊晶層上，其中第一金屬層於空間上對應第一N+型植入層、複數個多晶柱以及深層N+型植入層之處組配形成一工作電壓端，其中每一多晶柱具有彼此相對的一第一端以及一第二端，第一端接觸連接至第一金屬層的工作電壓端，第二端至少部份貫穿深層N+型植入層，且接觸連接至深層N+型植入層。
於一實施例中，步驟(b)更包括步驟(b0)形成一N+型埋入層，其中N+型埋入層設置於基板與至少一N-型磊晶層之間。
於一實施例中，步驟(c)更包括步驟(c0) 形成一第二N+型植入層以及一P+型植入層，嵌設於至少一N-型磊晶層，其中第一金屬層於空間對應第二N+型植入層以及P+型植入層之處組配形成一輸入輸出端，其中第一金屬層的輸入輸出端穿過一介電質層分別連接至第二N+型植入層以及P+型植入層。
於一實施例中，瞬態電壓抑制二極體結構的製造方法更包括步驟(h)形成一保護層，設置於第一金屬層上，且部份曝露第一金屬層，以分別定義工作電壓端以及輸入輸出端。
於一實施例中，基板包括一P+型基層以及一N型磊晶層，且N型磊晶層設置於P+型基層上，且至少一N-型磊晶層形成於N型磊晶層上。
於一實施例中，步驟(d)更包括步驟(d0)部份蝕刻至少一N-型磊晶層以及基板，並填覆一氧化物，以形成至少一氧化絕緣部，其中至少一氧化絕緣部貫穿至少一N-型磊晶層、N型磊晶層以及部份之P+型基層。
於一實施例中，步驟(d)更包括步驟(d1)形成一介電質層，設置於至少一N-型磊晶層上。
於一實施例中，製造方法更包括步驟(i) 形成一第二金屬層，連接至P+型基層，與第一金屬層彼此相反，且組配形成一接地端。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖式在本質上係當作說明之用，而非用於限制本案。
第2圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構。於本實施例中，瞬態電壓抑制二極體結構3，包括有基板30、至少一N-型磊晶層35、第一金屬37、第一N+型植入層42、深層N+型植入層43以及複數個多晶柱44。至少一N-型磊晶層35設置於基板30上。於本實施例中，基板30例如包括有P+型基層32以及N型磊晶層33。N型磊晶層33設置於P+型基層上32，且連接至至少一N-型磊晶層35。此外，瞬態電壓抑制二極體結構3更包括一N+型埋入層34，設置該N型磊晶層33以及至少一N-型磊晶層35之間。第一金屬層37設置於至少一N-型磊晶層35上，且組配形成一工作電壓端Vcc以及一輸入輸出端I/O。於本實施例中，第一金屬層37與至少一N-型磊晶層35之間更設置有一介電質層36，惟本案並不以此為限。
於本實施例中，瞬態電壓抑制二極體結構3更包括一保護層38，設置於第一金屬層37上，且部份曝露第一金屬層37，以分別定義出工作電壓端Vcc以及輸入輸出端I/O。當然，本案亦不以此為限。其中，於本實施例中，第一N+型植入層42、深層N+型植入層43以及複數個多晶柱44之結構均對應於第一金屬層37的工作電壓端Vcc。於本實施例中，第一N+型植入層42，於空間上對應於工作電壓端Vcc，嵌設於至少一N-型磊晶層35，且組配連接至第一金屬層37的工作電壓端Vcc。深層N+型植入層43，於空間上對應於第一金屬層37的工作電壓端Vcc，嵌設於至少一N-型磊晶層35，且連接N+型埋入層34，並與第一N+型植入層42之間具有一間隔距離D。換言之，深層N+型植入層43相較於第一N+型植入層42，更以一間隔距離D深度嵌設於至少一N-型磊晶層35，並與N+型埋入層34連接。
值得注意的是，複數個多晶柱44，於空間上同樣對應於第一金屬層37的工作電壓端Vcc，嵌設於至少一N-型磊晶層35，且貫穿介電質層36以及第一N+型植入層42。其中每一多晶柱44具有彼此相對的一第一端44a以及一第二端44b，第一端44a接觸連接至第一金屬層37的工作電壓端Vcc，第二端44b則至少部份貫穿深層N+型植入層43，且接觸連接至深層N+型植入層43。其中多晶柱44的結構，貫穿第一N+型植入層42，透過一般的摻雜(doping)及驅入(drive-in)程序，有助於控制增加深層N+型植入層43在至少一N-型磊晶層35內的濃度，以獲取低電壓的齊納二極體結構。此外，深層N+型植入層43更可透過複數個多晶柱44的結構形成電連接，有助於降低至少一N-型磊晶層35的寄生電阻(parasitic resistance)。換言之，藉由複數個多晶柱44結構之導入，解決瞬態電壓抑制二極體結構3在一般摻雜及驅入程序中，例如深層N+型植入層43之濃度不易控制及增加的問題，同時降低深層N+型植入層43深層植入的距離，避免驅入後濃度減少的問題，有效降低製程的難度。此外，多晶柱44的結構更降低N-型磊晶層35的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構3的性能。
於本實施例中，基板30更包括一第二金屬層31，連接至P+型基層32，與第一金屬層37彼此相反，且組配形成一接地端GND。另一方面，需說明的是，對應於第一金屬層37的輸入輸出端I/O處，該瞬態電壓抑制二極體結構3更包括一第二N+型植入層40以及一P+型植入層41，分別嵌設於該至少一N-型磊晶層35。其中第一金屬層37的輸 入輸出端I/O穿過介電質層36分別連接至第二N+型植入層40以及P+型植入層41。另外，N+型埋入層34於空間上則係對應於P+型植入層41以及複數個多晶柱44。又於本實施例中，第二N+型植入層40以及P+型植入層41之間更設置有至少一氧化絕緣部39，至少一氧化絕緣部39溝貫穿至少一N-型磊晶層35、N型磊晶層33以及部份之P+型基層32。此外，至少一氧化絕緣部39亦可作為界定瞬態電壓抑制二極體結構3的邊界，惟其非限制本案之必要技術特徵，於此不贅述。需說明的是，P+型植入層41、第二N+型植入層40、複數個多晶柱44以及氧化絕緣部39之數量及相對位置均可視實應用需求調變，本案並不以此為限。
對應於前述瞬態電壓抑制二極體結構3，本案亦同時揭露一提出一種瞬態電壓抑制二極體結構3的製造方法。第3A圖至第3I圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造流程示意圖。第4圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造方法之流程圖。參考第2圖、第3A圖至第3I圖以及第4圖。首先，於步驟S1中，提供一基板30。如第3A所示，基板30包括P+型基層32以及N型磊晶層33，其中N型磊晶層33設置於P+型基層32上。接著，於步驟S2中，利用例如植入(implant)及驅入(drive-in)的程序，於N型磊晶層33上形成一N+型埋入層34，如第3B圖所示。而於步驟S3中，形成至少一N-型磊晶層35，設置於基板30的N型磊晶層33上，並使N+型埋入層34設置於基板30的N型磊晶層33與至少一N-型磊晶層35之間，且N型磊晶層33連接至至少一N-型磊晶層35，如第3C圖所示。
爾後，於步驟S4中，透過例如植入(implant)的程序，於至少一N-型磊晶層35上分別形成一第一N+型植入層42、第二N+型植入層40以及一P+型植入層41，嵌設於至少一N-型磊晶層35，如第3D圖所示。其中第一N+型植入層42之位置於對應至一工作電壓端Vcc；而第二N+型植入層40以及P+型植入層41之位置則對應至一輸入輸出端I/O(參見第2圖)。於步驟S5中，以一蝕刻程序，部分蝕刻至少一N-型磊晶層35以及基板30，並填覆一氧化物，以形成至少一氧化絕緣部39，如第3E圖所示。其中至少一氧化絕緣部39貫穿至少一N-型磊晶層35、N+型埋入層34、N型磊晶層33以及部份之P+型基層32。於本實施例中，至少一N-型磊晶層35上更形成一介電質層36。介電質層36係用以定義第一N+型植入層42、第二N+型植入層40以及一P+型植入層41之連接區域，本案並不以此為限。
爾後，於步驟S6中，再以一蝕刻程序，部份蝕刻至少一N-型磊晶層35以及第一N+型植入層42，以形成複數個柱形溝44c，貫穿第一N+型植入層42以及部份的至少一N-型磊晶層35，如第3F圖所示。於步驟S7中，通過個柱形溝44c執行一植入程序，以於柱形溝44c的底端形成一深層N+型植入層43。其中，深層N+型植入層43嵌設於至少一N-型磊晶層35，且與第一N+型植入層42之間保持一間隔距離D，如第3G圖所示。需說明的是，通過複數個柱形溝44c執行植入程序，可降低深層N+型植入層43深層植入的距離，解決植入濃度不易控制及增加的問題，同時，避免驅入後濃度減少的問題，有效降低製程的難度。爾後，於步驟S8中，以一多晶矽材料填入複數個柱形溝44c，再例如以回蝕程序去除多餘的多晶矽材料，以形成複個個多晶柱44，嵌設於至少一N-型磊晶層35，且貫穿第一N+型植入層42，如第3H圖所示。於本實施例中，深層N+型植入層43、第一N+型植入層42、第二N+型植入層40以及P+型植入層41之驅入(drive-in)程序可於多晶柱44形成後執行，本案並不以此為限。值得注意的是，由於多晶柱44結構連接於深層N+型植入層43與第一N+型植入層42之間，有助於降低N-型磊晶層35的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構3的性能。
最後，於步驟S9中，形成一第一金屬層37設置於至少一N-型磊晶層35與介電質層36上。其中，第一金屬層37於空間上對應第一N+型植入層42、複數個多晶柱44以及深層N+型植入層43之處組配形成一工作電壓端Vcc。每一多晶柱44具有彼此相對的一第一端44a以及一第二端44b，第一端44a接觸連接至第一金屬層37的工作電壓端Vcc，第二端44b至少部份貫穿深層N+型植入層43，且接觸連接至深層N+型植入層43。於其他實施例中，介電質層36可於第一金屬層37形成前載入，定義第一金屬層37連接第一N+型植入層42、第二N+型植入層40以及P+型植入層41之區域，本案並不受限於此。
於本實施例，瞬態電壓抑制二極體結構3的製造方法還包括有步驟S10，即形成一保護層38，設置於第一金屬層37上，且部份曝露第一金屬層37，以分別定義工作電壓端Vcc以及輸入輸出端I/O，如第3I圖所示。另外，除了第一金屬層37外，於相反於第一金屬層37的另一面更形成有一第二金屬層31，連接至基板30的P+型基層32，組配形成一接地端GND，如第2圖所示。當然，介電質36、第一金屬層37、保護層38以及第二金屬層31的形成，可視實際應用需求調變，本案並不以此為限，且不再贅述。
綜上所述，本案提供一種瞬態電壓抑制二極體結構及其製造方法。藉由複數個多晶柱結構之導入，解決瞬態電壓抑制二極體結構在一般摻雜及驅入程序中，濃度不易控制及增加的問題。多晶柱結構可進一步降低深層植入的距離，避免驅入後濃度減少的問題，有效降低製程的難度。此外，多晶柱結構更可降低例如N-型磊晶層的寄生電阻(parasitic resistance)，進一步提昇瞬態電壓抑制二極體結構的性能。
本案得由熟習此技術之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
1:TVS元件 11:底部金屬層 12:P+型基層 13:N型磊晶層 14:N+型埋入層 15:N-型磊晶層 16:介電質層 17:頂部金屬層 18:保護層 19:氧化絕緣部 20:N+型植入層 21:P+型植入層 22:N+型植入層 23:深層N+型植入層 3:瞬態電壓抑制二極體結構 30:基板 31:第二金屬層 32:P+型基層 33:N型磊晶層 34:N+型埋入層 35:N-型磊晶層 36:介電質層 37:第一金屬 38:保護層 39:氧化絕緣部 40:第二N+型植入層 41: P+型植入層 42:第一N+型植入層 43:深層N+型植入層 44:多晶柱 44a:第一端 44b:第二端 44c:柱形溝 D:間隔距離 GND:接地端 I/O:輸入輸出端 Vcc:工作電壓端 S1~S10:步驟
第1圖係揭示習知之瞬態電壓抑制二極體結構之截面圖。 第2圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構。 第3A圖至第3I圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造流程示意圖。 第4圖係揭示本案較佳實施例之瞬態電壓抑制二極體結構之製造方法之流程圖。
3:瞬態電壓抑制二極體結構
30:基板
31:第二金屬層
32:P+型基層
33:N型磊晶層
34:N+型埋入層
35:N-型磊晶層
36:介電質層
37:第一金屬
38:保護層
39:氧化絕緣部
40:第二N+型植入層
41:P+型植入層
42:第一N+型植入層
43:深層N+型植入層
44:多晶柱
44a:第一端
44b:第二端
D:間隔距離
GND:接地端
I/O:輸入輸出端
Vcc:工作電壓端

Claims (16)

  1. 一種瞬態電壓抑制二極體結構，包括 一基板； 至少一N-型磊晶層，設置於該基板上； 一第一金屬層，設置於該至少一N-型磊晶層上，且組配形成一工作電壓端； 一第一N+型植入層，於空間上對應於該工作電壓端，嵌設於該至少一N-型磊晶層，且組配連接至該第一金屬層的該工作電壓端； 一深層N+型植入層，於空間上對應於該工作電壓端，嵌設於該至少一N-型磊晶層，且與該第一N+型植入層之間具有一間隔距離；以及 複數個多晶柱，於空間上對應於該工作電壓端，嵌設於該至少一N-型磊晶層，且貫穿該第一N+型植入層，其中每一該多晶柱具有彼此相對的一第一端以及一第二端，該第一端接觸連接至該第一金屬層的該工作電壓端，該第二端至少部份貫穿該深層N+型植入層，且接觸連接至該深層N+型植入層。
  2. 如請求項1所述之瞬態電壓抑制二極體結構，其中該基板包括： 一P+型基層，以及 一N型磊晶層，設置於該P+型基層上，且連接至該至少一N-型磊晶層。
  3. 如請求項2所述之瞬態電壓抑制二極體結構，其中該基板更包括一第二金屬層，連接至該P+型基層，與該第一金屬層彼此相反，且組配形成一接地端。
  4. 如請求項2所述之瞬態電壓抑制二極體結構，更包括一介電質層，設置於該至少一N-型磊晶層與該第一金屬層之間。
  5. 如請求項4所述之瞬態電壓抑制二極體結構，其中該第一金屬層更組配形成一輸入輸出端，該瞬態電壓抑制二極體結構更包括一第二N+型植入層以及一P+型植入層，分別嵌設於該至少一N-型磊晶層，其中該第一金屬層的該輸入輸出端穿過該介電質層分別連接至該第二N+型植入層以及該P+型植入層。
  6. 如請求項5所述之瞬態電壓抑制二極體結構，更包括一N+型埋入層，設置於該N型磊晶層以及該至少一N-型磊晶層之間，且該N+型埋入層於空間上對應於該P+型植入層以及該複數個多晶柱。
  7. 如請求項5所述之瞬態電壓抑制二極體結構，更包括一保護層，設置於該第一金屬層上，且部份曝露該第一金屬層，以分別定義該工作電壓端以及該輸入輸出端。
  8. 如請求項5所述之瞬態電壓抑制二極體結構，其中該第二N+型植入層以及該P+型植入層之間更設置有至少一氧化絕緣部，該至少一氧化絕緣部貫穿該至少一N-型磊晶層、該N型磊晶層以及部份之該P+型基層。
  9. 一種瞬態電壓抑制二極體結構的製造方法，包括步驟： (a) 提供一基板； (b) 形成至少一N-型磊晶層，設置於該基板上； (c)形成一第一N+型植入層，嵌設於該至少一N-型磊晶層； (d) 部份蝕刻該至少一N-型磊晶層以及該第一N+型植入層，以形成複數個柱形溝，貫穿該第一N+型植入層以及部份的該至少一N-型磊晶層； (e) 形成一深層N+型植入層，嵌設於該至少一N-型磊晶層，且與該第一N+型植入層之間具有一間隔距離； (f)以一多晶矽材料填入該複數個柱形溝，以形成複數個多晶柱，嵌設於該至少一N-型磊晶層，且貫穿該第一N+型植入層；以及 (g)形成一第一金屬層，設置於該至少一N-型磊晶層上，其中該第一金屬層於空間上對應該第一N+型植入層、該複數個多晶柱以及該深層N+型植入層之處組配形成一工作電壓端，其中每一該多晶柱具有彼此相對的一第一端以及一第二端，該第一端接觸連接至該第一金屬層的該工作電壓端，該第二端至少部份貫穿該深層N+型植入層，且接觸連接至該深層N+型植入層。
  10. 如請求項9所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(b)更包括步驟： (b0)形成一N+型埋入層，其中該N+型埋入層設置於該基板與該至少一N-型磊晶層之間。
  11. 如請求項9所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(c)更包括步驟： (c0) 分別形成一第二N+型植入層以及一P+型植入層，嵌設於該至少一N-型磊晶層，其中該第一金屬層於空間對應該第二N+型植入層以及該P+型植入層之處組配形成一輸入輸出端，其中該第一金屬層的該輸入輸出端穿過一介電質層分別連接至該第二N+型植入層以及該P+型植入層。
  12. 如請求項11所述之瞬態電壓抑制二極體結構的製造方法，更包括步驟： (h)形成一保護層，設置於該第一金屬層上，且部份曝露該第一金屬層，以分別定義該工作電壓端以及該輸入輸出端。
  13. 如請求項9所述之瞬態電壓抑制二極體結構的製造方法，其中該基板包括一P+型基層以及一N型磊晶層，且該N型磊晶層設置於該P+型基層上，且該至少一N-型磊晶層形成於該N型磊晶層上。
  14. 如請求項13所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(d)更包括步驟： (d0)部份蝕刻該至少一N-型磊晶層以及該基板，並填覆一氧化物，以形成至少一氧化絕緣部，其中該至少一氧化絕緣部貫穿該至少一N-型磊晶層、該N型磊晶層以及部份之該P+型基層。
  15. 如請求項14所述之瞬態電壓抑制二極體結構的製造方法，其中該步驟(d)更包括步驟： (d1)形成一介電質層，設置於至少一N-型磊晶層上。
  16. 如請求項13所述之瞬態電壓抑制二極體結構的製造方法，更包括步驟: (i) 形成一第二金屬層，連接至該P+型基層，與該第一金屬層彼此相反，且組配形成一接地端。
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