JP2010153762A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法を提供する。
【解決手段】半導体基板３２の第１領域１１に形成された絶縁ゲート電界効果トランジスタ１２と、第１領域１１に隣接する第２領域１３に形成され、絶縁ゲート電界効果トランジスタ１２のゲート絶縁膜３４より厚く、且つ高濃度に不純物を含有するシリコン酸化膜４０と、シリコン酸化膜４０上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、絶縁ゲート電界効果トランジスタ１２のゲートとソースとの間に接続され、絶縁ゲート電界効果トランジスタ１２のゲート破壊を防止する保護ダイオード１４と、を具備する。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関する。

従来、ＭＯＳトランジスタと、外部からの静電気による静電放電（ＥＳＤ：Electrostatic Discharge）からＭＯＳトランジスタを保護するために、静電破壊保護素子としてポリシリコンダイオードとを同一基板上に形成した半導体装置が知られている（例えば、特許文献１参照。）。

特許文献１に開示された半導体装置は、ドリフト領域の上部に厚さ３０〜１５０ｎｍのゲート絶縁膜が形成され、電界緩和領域の上部にゲート絶縁膜と同じ厚さの薄いフィールド酸化膜が形成されている。フィールド酸化膜上に、ポリシリコンダイオードが形成されている。

通常、ポリシリコンダイオードは、ＭＯＳトランジスタを形成する際に同時に形成される。ＭＯＳトランジスタの高性能化、微細化に応じてゲート絶縁膜が薄くなるので、同時にポリシリコンダイオードの下地酸化膜も薄くなる。
その結果、下地の電位の影響を受けてポリシリコンダイオードの整流性に不具合が生じる問題がある。

これに対して、ゲート酸化膜よりも厚い酸化膜上にポリシリコンダイオードが形成された半導体装置が知られている（例えば、特許文献２参照。）。
特許文献２に開示された半導体装置は、半導体基板の表面を熱酸化し、更に窒化膜をマスクとして選択酸化を行い、ＭＯＳトランジスタを形成するアクティブ領域に厚さが３０ｎｍ程度の薄い酸化膜と、ポリシリコンダイオードを形成するフィールド領域に厚さが１００ｎｍ程度の厚い酸化膜を形成している。
次に、アクティブ領域にトレンチを形成し、トレンチの壁面にゲート酸化膜を形成してＭＯＳトランジスタを形成している。

然しながら、特許文献２に開示された半導体装置は、ポリシリコンダイオードの下地の厚い酸化膜を形成するのに高温長時間の熱処理が必要で、半導体基板に歪が生じやすく、半導体装置の信頼性に影響を及ぼす恐れがある。
また、アクティブ領域の厚い酸化膜とＭＯＳトランジスタの薄いゲート酸化膜とは、別々に形成しているので、製造工程数が増加するという問題がある。
更に、アクティブ領域に厚い酸化膜を形成すると半導体基板の平坦性が低下するので、その後のリソグラフィ工程において焦点深度マージンが低下しマスクの合せズレが生じる、薄いレジストのカバレージが低下することなどにより、ＭＯＳトランジスタの微細化が困難になるという問題がある。

特開２００３−６９０２１号公報 特開２００３−２６４２８９号公報

本発明は、高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法を提供する。

本発明の一態様の半導体装置は、半導体基板の第１領域に形成された絶縁ゲート電界効果トランジスタと、前記第１領域に隣接する第２領域に形成され、前記絶縁ゲート電界効果トランジスタのゲート絶縁膜より厚く、且つ高濃度に不純物を含有する第１シリコン酸化膜と、前記第１シリコン酸化膜上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードと、を具備することを特徴としている。

また、本発明の一態様の半導体装置の製造方法は、半導体基板の第１領域に絶縁ゲート電界効果トランジスタを有し、前記第１領域に隣接する第２領域に前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードを有する半導体装置の製造方法であって、前記第１領域を被覆して、前記第２領域に選択的に前記第１領域より高濃度に不純物をイオン注入して第１イオン注入層を形成する工程と、前記半導体基板に熱処理を施し、前記第１領域を酸化して前記第１領域に前記絶縁ゲート電界効果トランジスタのゲート絶縁膜を形成し、前記第２領域に形成された前記第１イオン注入層を酸化して前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第１シリコン酸化膜を形成する工程と、前記第１領域の前記ゲート絶縁膜上、および前記第２領域の前記第１シリコン酸化膜上にポリシリコン層を形成する工程と、前記第２領域の前記ポリシリコン層内に複数のＰＮ接合を形成する工程と、異方性エッチングにより前記ポリシリコン層を選択的に除去し、前記第１領域にゲート電極および前記ゲート電極を外部に接続するためのゲート配線を形成し、前記第２領域に前記保護ダイオードを形成する工程と、を具備することを特徴としている。

本発明によれば、高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法が得られる。

本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は要部を示す拡大図。 本発明の実施例１に係る半導体装置の等価回路を示す回路図。 本発明の実施例１に係る半導体装置を示す図で、図３（ａ）は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図３（ｂ）は要部を示す拡大図。 本発明の実施例１に係る半導体装置の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例２に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は要部を示す拡大図。 本発明の実施例２に係る半導体装置示す図で、図９（ａ）は図８のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図９（ｂ）は要部を示す拡大図。 本発明の実施例２に係る半導体装置の製造工程の要部を順に示す断面図。 本発明の実施例２に係る半導体装置の製造工程の要部を順に示す断面図。 本発明の実施例２に係る半導体装置の製造工程の要部を順に示す断面図。 本発明の実施例２に係る半導体装置の要部を比較例と対比して示す図で、図１３（ａ）が本実施例の要部を示す図、図１３（ｂ）が比較例の要部を示す図。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例１に係る半導体装置について、図１乃至図７を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は要部を示す拡大図、図２は半導体装置の等価回路を示す図、図３は半導体装置を示す図で、図３（ａ）は図１のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図３（ｂ）は要部を示す拡大図、図４は半導体装置の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図、図５乃至図７は半導体装置の製造工程を順に示す断面図である。

本実施例はトレンチゲートを有する絶縁ゲート電界効果トランジスタ（以後、単にＭＯＳトランジスタという）と、両極性の静電放電からＭＯＳトランジスタのゲート破壊を防止する保護ダイオードとを有する半導体装置の例である。

図１に示すように、本実施例の半導体装置１０は、半導体基板の第１領域１１に形成されたＭＯＳトランジスタ１２と、第１領域１１に隣接した第２領域１３に形成され、ＭＯＳトランジスタ１２のゲート絶縁膜より厚く、且つ高濃度に不純物、例えば砒素を含有する図示されないシリコン酸化膜（第１シリコン酸化膜）と、シリコン酸化膜（第１シリコン酸化膜）上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、ＭＯＳトランジスタ１２のゲートとソースとの間に接続され、ＭＯＳトランジスタ１２のゲート破壊を防止する保護ダイオード１４と、を具備している。

第１領域１１は、例えば角部が切り欠かれた矩形状の領域であり、第２領域１３は角部の切り欠かれた領域である。
ＭＯＳトランジスタ１２は、例えばストライプ状のトレンチゲート（図示せず）を有する縦型ＰチャネルＭＯＳトランジスタである。

保護ダイオード１４は、例えばＰ^＋層１５ａ、１５ｃ、１５ｅとＮ⁻層１５ｂ、１５ｄとが交互にリング状に接合した平面形状を有するポリシリコンダイオードである。
Ｐ^＋層１５ａをＮ⁻層１５ｂが囲繞し、Ｎ⁻層１５ｂをＰ^＋層１５ｃが囲繞し、Ｐ^＋層１５ｃをＮ⁻層１５ｄが囲繞し、Ｎ⁻層１５ｄをＰ^＋層１５ｅが囲繞している。
周知のように、リング状のＰＮ接合を有する保護ダイオード１４は、ＰＮ接合のエッジ部を有しないので、エッジでの耐圧などの特性劣化が生じないという利点を有している。

図２に示すように、ＭＯＳトランジスタ１２は、ゲートがゲート配線２０を介して外部入力端子２１に接続され、ソースに電源Ｖｄｄが供給され、ドレインが基準電位ＧＮＤに接続される。

保護ダイオード１４は、Ｐ^＋／Ｎ⁻／Ｐ^＋／Ｎ⁻／Ｐ^＋構造であり、等価的に４個のツェナーダイオードが交互に逆極性に直列接続（バック・ツー・バック接続）された双方向の保護ダイオードである。保護ダイオード１４の一方がＭＯＳトランジスタ１２のゲートに接続され他方がソースに接続されている。

図３（ａ）に示すように、半導体装置１０は、Ｐ^＋シリコン基板３０と、Ｐ^＋シリコン基板３０上に形成されたＰ⁻半導体層３１とを有する半導体基板３２と、半導体基板３２のＰ⁻半導体層３１に形成されたＮベース層３３とを具備し、半導体基板３２の第１領域１１にＭＯＳトランジスタ１２が形成され、半導体基板３２の第２領域１３に保護ダイオード１４が形成されている。
ここで、保護ダイオード１４は、リング状のＰ^＋／Ｎ⁻／Ｐ^＋／Ｎ⁻／Ｐ^＋構造の左半分のみを示している。

半導体基板３２の第１領域１１には、Ｎベース層３３を貫通しＰ⁻半導体層３１に達する図示されないトレンチの内壁にゲート絶縁膜（ゲート酸化膜）３４が形成され、トレンチにゲート電極３５が埋め込まれている。
Ｎベース層３３の上部に、ゲート電極３５をゲート長方向に挟むようにソース３６が形成され、ソース３６をゲート長方向に挟むようにソースコンタクト（メタル）３７が形成されている。

Ｐ⁻半導体層３１はキャリアのドリフト層となり、Ｐ^＋シリコン基板３０はドレインとなる。
第１領域１１の第２領域１３側のＮベース層３３上には、ゲート絶縁膜３４と同じ絶縁膜３８が形成され、絶縁膜３８上に一端がゲート電極３５に接続され、他端が外部入力端子２１に接続されるゲート配線２０が形成されている。

図３（ｂ）に示すように、半導体基板３２の第２領域１３には、ゲート絶縁膜３４より厚く、且つ高濃度に砒素（Ａｓ）を含有するシリコン酸化膜（第１シリコン酸化膜）４０が形成されている。
シリコン酸化膜４０上に、Ｐ^＋層１５ａ、１５ｃ、１５ｅとＮ⁻層１５ｂ、１５ｄとが交互にリング状に接合して形成されている。

ゲート絶縁膜３４の厚さｔ１は、例えば３０ｎｍ程度であり、砒素を含有するシリコン酸化膜４０の厚さｔ２はゲート絶縁膜３４の厚さの３倍以上、例えば１００ｎｍ程度に形成されている。
厚いシリコン酸化膜４０は、周知のように、高濃度に砒素を含有するシリコンの増速酸化を利用して形成されている。増速酸化によれば、砒素の含有量、熱酸化条件に応じて、Ａｓを含有しないシリコンに比べて２倍から１０倍程度厚い熱酸化膜を得ることが容易である。

ゲート配線２０および保護ダイオード１４の周りには、それぞれシリコン酸化膜４１、４２が形成されている。
また、Ｎベース層３３とソースコンタクト３７との界面には、アバランシェ破壊を防止するために、キャリア濃度の高いＮ^＋型半導体層４３が形成されている。
ゲート電極３５上に保護膜４４、ゲート配線２０および保護ダイオード１４上に保護膜４５、４６が形成されている。

図４は半導体装置１０の効果を比較例と対比して示す図で、図４（ａ）が本実施例を示す図、図４（ｂ）が比較例を示す図である。ここで、比較例とは、保護ダイオード１４がゲート絶縁膜３４と等しい厚さのシリコン酸化膜上に形成されている半導体装置のことである。始めに、比較例について説明する。

図４（ｂ）に示すように、比較例ではシリコン酸化５０がゲート絶縁膜３４と同程度に薄いので、シリコン酸化膜５０をゲート絶縁膜とし、Ｎベース層３３をゲートとし、Ｐ^＋層１５ｅ、１５ｃ、１５ａをソース・ドレインとし、Ｎ⁻層１５ｄ、１５ｂをベース層とするＰ型の寄生ＭＯＳトランジスタ５１、５２の直列回路が形成される。

Ｐ^＋層１５ａが接続されたゲート電極３５が順バイアスされ、Ｐ^＋層１５ｅが接続されたソース３６が逆バイアスされると、即ちゲート電極３５が正電位、ソース３６が接地電位ＧＮＤになるときに、ゲートとなるＮベース層３３の電位はソースコンタクト３７、Ｎ＋型半導体層４３を介してソース３６の電位とつながっているので、Ｎ⁻層１５ｄ、１５ｂの底部の導電型がＮ型からＰ型に反転し、２つのＰ型の寄生ＭＯＳトランジスタ５１、５２がオンされる。
これにより、保護ダイオード１４のＰ^＋層１５ａとＰ^＋層１５ｅ間にリーク電流ＩＬが流れるので、保護ダイオード１４の機能が損なわれ、信頼性に支障をきたす。

一方、図４（ａ）に示すように、本実施例では、シリコン酸化膜４０がゲート絶縁膜３４より３倍以上厚いので、保護ダイオード１４は下地のＮベース層３３と完全に絶縁され、Ｎ⁻層１５ｄ、１５ｂの底部の導電型がＮ型からＰ型に反転することは無く、保護ダイオード１４の機能を維持し、高い信頼性を得ることが可能である。

次に、半導体装置１０の製造方法について説明する。図５乃至図７は半導体装置１０の製造工程を順に示す断面図である。

図５（ａ）に示すように、Ｐ^＋シリコン基板３０と、Ｐ^＋シリコン基板３０上にエピタキシャル成長により形成されたＰ⁻半導体層３１とを有する半導体基板３２に、例えば熱酸化法により厚さ２００ｎｍ程度のシリコン酸化膜６０を形成する。
次に、シリコン酸化膜６０上にＮベース層３３に対応する開口を有するレジスト膜６１を形成し、レジスト膜６１をマスクとして、半導体基板３２のＰ⁻半導体層３１にシリコン酸化膜６０を通して燐（Ｐ）をイオン注入し、Ｐイオン注入層６２を形成する。

次に、図５（ｂ）に示すように、レジスト膜６１を除去した後、熱処理を施し、イオン注入したＰを活性化し、Ｎ型半導体層６３を形成する。
次に、シリコン酸化膜６０上に第２領域１３に対応する開口を有するレジスト膜６４を形成し、レジスト膜６４をマスクとして、第２領域１３にシリコン酸化膜６０を通して選択的にＡｓを高濃度（ドーズ量〜１Ｅ１５ａｔｏｍｓ／ｃｍ^２）にイオン注入し、Ａｓイオン注入層（第１イオン注入層）６５を形成する。

次に、図５（ｃ）に示すように、レジスト膜６４を除去した後、シリコン酸化膜６０上にトレンチに対応する開口を有するマスク材６６、例えばシリコン窒化膜を形成し、マスク材６６を用いて、異方性エッチングにより第１領域１１のＰ⁻半導体層３１に所定の深さのトレンチ６７を形成する。
この段階においては、半導体基板３２の表面は平坦性が保たれているので、フォトリソグラフィ法により微細なトレンチパターンを形成することが可能である。

次に、図６（ａ）に示すように、マスク材６６を除去し、シリコン酸化膜６０を除去し、半導体基板３２の表面を露出させる。
次に、図６（ｂ）に示すように、例えば温度１０００℃、ドライ雰囲気で、第１領域１１および第２領域１３に熱処理を施す。

これにより、第１領域１１および第２領域１３のＮ型半導体層６３中のＰが熱拡散して、Ｎ型ベース層３３が形成される。

更に、第１領域１１が熱酸化され、第１領域１１のトレンチ６７の内面に厚さ３０ｎｍ程度のゲート絶縁膜３４が形成され、Ｎベース層３３の表面にゲート絶縁膜３４と同じ厚さの絶縁膜３８が形成される。
一方、高濃度にＡｓを含有する第２領域１３は増速酸化され、第２領域１３にゲート絶縁膜３４より厚く、且つ高濃度にＡｓを含有する厚さ１００ｎｍ程度のシリコン膜４０が形成される。

次に、図６（ｃ）に示すように、第１領域１１および第２領域１３の全面に、トレンチ６７を埋め込むように、例えばＣＶＤ法により厚さ２００ｎｍ程度のアンドープのポリシリコン層６８を形成する。

次に、図７（ａ）に示すように、ポリシリコン層６８の全面にＰをイオン注入（ドーズ量〜１Ｅ１４ａｔｏｍｓ／ｃｍ^２）し、ポリシリコン層６８の導電型をＮ⁻型にする。
次に、図７（ｂ）に示すように、第２領域１３のポリシリコン層６８上に２重リング状にレジスト膜６９を形成し、レジスト膜６９をマスクとして第１領域１１および第２領域１３のポリシリコン層６８に硼素（Ｂ）をイオン注入（ドーズ量〜１Ｅ１５ａｔｏｍｓ／ｃｍ^２）し、ポリシリコン層６８の導電型をＮ⁻型からＰ^＋型へ反転させ、第２領域１３のポリシリコン層６８内に複数のＰＮ接合を形成する。

次に、図７（ｃ）に示すように、異方性エッチングにより、ポリシリコン層６８を選択的に除去することにより、第１領域１１にゲート電極３５およびゲート電極を外部に電気的に接続するゲート配線２０を形成し、同時に第２領域１３にＰ^＋層とＮ⁻層が交互にリング状に接合する平面形状を有する保護ダイオード１４を形成する。

次に、ゲート電極３５を挟むようにソース３６、ソースコンタクト３７を形成し、Ｐ^＋シリコン基板３０の裏面にドレイン電極（図示せず）を形成して、半導体装置１０が得られる。

以上説明したように、本実施例では、第２領域１３にＡｓを選択的にイオン注入し、高濃度にＡｓを含有するシリコンの増速酸化作用により、ゲート絶縁膜３４より厚く、且つ高濃度にＡｓを含有するシリコン酸化膜４０を形成し、シリコン酸化膜４０上に保護ダイオード１４を形成している。

その結果、ＭＯＳトランジスタの性能向上を目的に、ＭＯＳトランジスタの微細化に応じて、ゲート絶縁膜を、例えば３０ｎｍ以下に薄くしても、シリコン酸化膜４０の厚さを１００ｎｍ以上に維持することができる。

これにより、ゲート電極３５が順バイアスされ、ソース３６が逆バイアスされたときに、寄生ＭＯＳトランジスタ５１、５２がオンし、保護ダイオード１４の機能が損なわれることが防止することができる。
従って、高い信頼性を有し、微細化に好適な構造の保護ダイオードを備えた半導体装置およびその製造方法が得られる。

また、シリコン酸化膜４０上に保護ダイオード１４を形成する前に、トレンチ６７を形成しているので、保護ダイオード１４による半導体基板３２の平坦性低下の影響を受けることなく微細なトレンチを容易に形成することができる。
更に、保護ダイオード１４と同時にゲート配線２０が形成できるので、製造工程を削減することができる。

また、厚いシリコン酸化膜４０の形成に高温長時間の熱酸化が不要なので、半導体基板３２側から染み出した不純物が、ＭＯＳトランジスタ１２のドレイン・ソース間の耐圧を低下させるなどの半導体装置の特性に支障をきたす恐れがない。

ここでは、半導体装置１０のＭＯＳトランジスタ１２がＰ−ＭＯＳトランジスタである場合について説明したが、Ｎ−ＭＯＳトランジスタであっても同様である。
ＭＯＳトランジスタ１２がトレンチゲートを有する縦型ＭＯＳトランジスタである場合について説明したが、横型ＭＯＳトランジスタとすることもできる。ゲート電極は、トレンチ型だけでなく、プレーナ型とすることもできる。

保護ダイオード１４が４個のツェナーダイオードが互いに逆極性に接続されたダイオードである場合について説明したが、接続するツェナーダイオードの個数は特に限定されない。偶数個でも奇数個でも構わない。ツェナーダイオードの個数に応じて、ゲート電極３４とソース３６との間のゲート耐圧が増加する。

保護ダイオード１４がＰ^＋／Ｎ⁻／Ｐ^＋／Ｎ⁻／Ｐ^＋構造である場合について説明したが、Ｎ^＋／Ｐ⁻／Ｎ^＋／Ｐ⁻／Ｎ^＋構造することもできる。いずれの構造でも、同様の効果が得られる。

ポリシリコン層６８がアンドープである場合について説明したが、Ｎ型不純物、例えばＰを添加したドープドポリシリコンとすることもできる。その場合、Ｐをイオン注入してポリシリコン層６８の導電型をＮ⁻型にする工程が削減できる利点がある。
第２領域１３に選択的に注入する不純物がＡｓである場合について説明したが、ＰおよびＢでも同様の効果を得ることができる。

本発明の実施例２に係る半導体装置について、図８乃至図１２を用いて説明する。図８は半導体装置を示す図で、図８（ａ）はその平面図、図８（ｂ）は要部を示す拡大図、図９は半導体装置を示す図で、図９（ａ）は図８のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図９（ｂ）は要部を示す拡大図、図１０乃至図１２は半導体装置の製造工程の要部を順に示す断面図、図１３は半導体装置の要部を比較例と対比して示す図で、図１３（ａ）が本実施例の要部を示す図、図１３（ｂ）が比較例の要部を示す図である。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
本実施例が実施例１と異なる点は、ＭＯＳトランジスタのゲート電極引き出し部をゲート絶縁膜より厚く、且つ高濃度にＡｓを含有するシリコン酸化膜上に形成したことにある。

即ち、図８に示すように本実施例の半導体装置８０のＭＯＳトランジスタ８１は、ストライプ状のゲート電極８２と、ゲート絶縁膜より厚く、且つ高濃度にＡｓを含有する第２シリコン酸化膜８３と、第２シリコン酸化膜８３を覆うように形成されたゲート配線８４とを具備している。
ゲート電極８２の端部８２ａとゲート配線８４の側部８４ａとがオーバラップして接触し、ゲート電極引き出し部８５を構成している。ゲート配線８４は複数のゲート電極８２を取り囲むように形成され、ゲート電極８２の両方の端部がオーバラップしてゲート配線８４に接触している。
具体的には、図９に示すように、ゲート電極８２は、半導体基板３２の第１領域１１の主面３２ａに形成された図示されないトレンチ６７内に、ゲート絶縁膜３４を介してポリシリコン層６８が埋め込まれて形成されている。

第２シリコン酸化膜８３は、半導体基板３２の主面３２ａとトレンチ６７の端部の側面とにより構成される角部８６に形成されている。第２シリコン酸化膜８３は、シリコン酸化膜４０と同じく高濃度のＡｓを含有し、同じ厚さｔ２を有している。

ゲート配線８４は、第２シリコン酸化膜８３を含んで角部８６を覆うように形成されたポリシリコン層６８を有し、ゲート電極８２の端部８２ａの上面とゲート配線８４の側部８４ａの下面とがオーバラップして接触している。

次に、半導体装置８０の製造方法について説明する。図１０および図１１は半導体装置８０の製造工程の要部を順に示す断面図である。
図１０（ａ）に示すように、図５（ｂ）に示す不純物をイオン注入する工程において、第１領域１１を被覆するシリコン酸化膜６０（図示せず）上に形成された開口を有するレジスト膜６４（被覆材）をマスクとし、シリコン酸化膜６０を通して選択的にＡｓを高濃度（ドーズ量〜１Ｅ１５ａｔｏｍｓ／ｃｍ^２）にイオン注入し、Ａｓイオン注入層（第２イオン注入層）９０を第２領域１３のＡｓイオン注入層６５と同時に形成する。

次に、図１０（ｂ）に示すように、レジスト膜６４を除去した後、図５（ｃ）に示すトレンチを形成する工程において、トレンチ６７に対応する開口を有するマスク材９１、ここではアンドープのシリコン酸化膜の形成を、Ａｓイオン注入層９０の一部９０ａ（端部から長さＬ１まで）がトレンチ６７の端部の側面を構成するように行う。

次に、図１０（ｃ）に示すように、マスク材９１を用いて、異方性エッチングにより第１領域１１のＰ⁻半導体層３１に至る所定の深さのトレンチ６７を形成する。これにより、Ａｓイオン注入層９０の一部９０ａがトレンチ６７の端部６７ａの側面を構成する。

次に、図１１（ａ）に示すように、マスク材９１をフッ化水素酸（ＨＦ）とフッ化アンモニウム（ＮＨ_４Ｆ）を混合したバッファードフッ酸（ＢＨＦ）を用いて部分的にエッチングし、マスク材９１の厚さを目減りさせながら、マスク材９１をトレンチ６７の端部６７ａより長さＬ２だけ後退させる。

次に、図１１（ｂ）に示すように、マスク材９１をマスクとして塩素系／フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法により、トレンチ６７の内壁を等方性エッチング、所謂エッチバックして、トレンチ６７の内壁のダメージを除去し、ラフネスを改善する。
このとき、マスク材９１の直下のトレンチ６７の端部６７ａはシリコンのエッチングレートが遅くなるため、角部８６が鋭角を有するようになる。

次に、図１１（ｃ）に示すように、図６（ａ）の工程において、マスク材９１およびシリコン酸化膜６０を除去し、半導体基板３２の主面３２ａを露出させる。

次に、図１２（ａ）に示すように、図６（ｂ）に示す半導体基板３２に熱処理を施す工程において、高濃度にＡｓを含有するＡｓイオン注入層９０は増速酸化されるので、角部８６にゲート絶縁膜３４より厚く、且つ高濃度にＡｓを含有する第２シリコン酸化膜８３が、シリコン酸化膜４０と同時に形成される。

次に、図１２（ｂ）に示すように、図６（ｃ）に示すポリシリコン層６８を形成する工程において、トレンチ６７を埋め込み、第２シリコン酸化膜８３を覆うようにポリシリコン層６８を形成する。

次に、図１２（ｃ）に示すように、図７（ｃ）に示すポリシリコンを選択的に除去する工程において、ゲート電極としてトレンチ６７内にゲート絶縁膜３４を介してポリシリコン層６８が埋め込まれたゲート電極８２を形成し、ゲート電極８２の端部８２ａの上面に側部８４ａの下面がオーバラップして接触したゲート配線８４を形成する。これにより、上述したゲート電極引き出し部８５が得られる。

図１３は半導体装置８０の要部を比較例と対比して示す図で、図１３（ａ）が本実施例の要部を示す図、図１３（ｂ）が比較例の要部を示す図である。ここで、比較例とは、Ａｓイオン注入層９０を形成しないで製造された半導体装置のことである。始めに、比較例について説明する。

比較例では図１０（ａ）に示すＡｓイオン注入層９０を形成しないで、図１１（ｃ）に示すトレンチ６７を形成した後、半導体基板３２に熱処理を施している。
その結果、図１３（ｂ）に示すように、鋭角を有する角部８６において酸化に供されるシリコンの量が少ないため、形成されるシリコン酸化膜９３の膜厚ｔ３はゲート絶縁膜３４の膜厚ｔ１より薄くなる。
鋭角を有する角部８６には機械的・熱的応力集中および電界集中が生じ易いことに加え、角部８６のシリコン酸化膜９３はゲート絶縁膜３４より薄いので破壊耐量が低下する問題がある。

一方、図１３（ａ）に示す本実施例では、上述したように角部８６に高濃度にＡｓを含有するＡｓイオン注入層９０を形成し、トレンチ６７を形成した後、半導体基板３２に熱処理を施している。
その結果、Ａｓイオン注入層９０が増速酸化されるので、鋭角を有する角部８６において形成される第２シリコン酸化膜８３の膜厚はゲート絶縁膜３４の膜厚ｔ１より厚いｔ２になる。
これにより、角部８６に機械的・熱的応力集中および電界集中が生じても、角部８６のシリコン酸化膜８３はゲート絶縁膜３４より厚いのでの破壊耐量を向上させることができる。

以上説明したように、本実施例では、半導体基板３２の主面３２ａとトレンチ６７の端部６７ａの側面とにより構成される角部８６にＡｓを選択的にイオン注入し、高濃度にＡｓを含有するシリコンの増速酸化作用により、ゲート絶縁膜３４より厚く、且つ高濃度にＡｓを含有する第２シリコン酸化膜８３を形成し、第２シリコン酸化膜８３を含む角部８６を覆うようにゲート配線８４を形成している。

その結果、ＭＯＳトランジスタの性能向上を目的に、ＭＯＳトランジスタの微細化に応じて、ゲート絶縁膜３４を、例えば３０ｎｍ以下に薄くしても、第２シリコン酸化膜８３の厚さを１００ｎｍ以上に維持することができる。従って、角部８６のシリコン酸化膜の破壊耐量を向上させることができる利点がある。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 複数の前記ゲート電極を有し、前記ゲート配線が複数の前記ゲート電極を取り囲み、前記ゲート電極の両方の端部が前記ゲート配線に接触している請求項２に記載の半導体装置。

１０、８０ 半導体装置
１１ 第１領域
１２、８１ ＭＯＳトランジスタ
１３ 第２領域
１４ 保護ダイオード
１５ａ、１５ｃ、１５ｅ Ｐ^＋層
１５ｂ、１５ｄ Ｎ⁻層
２０、８４ ゲート配線
２１ 外部入力端子
３０ Ｐ^＋シリコン基板
３１ Ｐ⁻半導体層
３２ 半導体基板
３２ａ 主面
３３ Ｎベース層
３４ ゲート絶縁膜
３５、８２ ゲート電極
３６ ソース
３７ ソースコンタクト
３８ 絶縁膜
４０、４１、４２、５０、６０、９３ シリコン酸化膜
４３ Ｎ＋型半導体層
４４、４５、４６ 保護膜
５１、５２ 寄生ＭＯＳトランジスタ
６１、６４、６９ レジスト膜
６２ Ｐイオン注入層
６３ N型半導体層
６５、９０ Ａｓイオン注入層
６６、９１ マスク材
６７ トレンチ
６８ ポリシリコン層
ＩＬ リーク電流
８２ａ 端部
８３ 第２シリコン酸化膜
８4ａ 側部
８５ ゲート電極引き出し部
８６ 角部

Claims (5)

1. 半導体基板の第１領域に形成された絶縁ゲート電界効果トランジスタと、
   前記第１領域に隣接する第２領域に形成され、前記絶縁ゲート電界効果トランジスタのゲート絶縁膜より厚く、且つ高濃度に不純物を含有する第１シリコン酸化膜と、
   前記第１シリコン酸化膜上に形成されたポリシリコン層内に複数のＰＮ接合を有するとともに、前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードと、
   を具備することを特徴とする半導体装置。
2. 前記絶縁ゲート電界効果トランジスタが、前記半導体基板の前記第１領域の主面に形成されたトレンチ内に、前記ゲート絶縁膜を介して前記ポリシリコン層と同じポリシリコン層が埋め込まれたゲート電極と、前記半導体基板の前記主面と前記トレンチの端部の側面とにより構成される角部に形成され、前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第２シリコン酸化膜と、前記第２シリコン酸化膜を含んで前記角部を覆うように形成された前記ポリシリコン層と同じポリシリコン層を有し、前記ゲート電極の端部に接触したゲート配線と、を具備し、
   前記保護ダイオードが、Ｐ層とＮ層とが交互にリング状に接合した平面形状を有することを特徴とする請求項１に記載の半導体装置。
3. 前記不純物が、砒素、燐、または硼素であることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 半導体基板の第１領域に絶縁ゲート電界効果トランジスタを有し、前記第１領域に隣接する第２領域に前記絶縁ゲート電界効果トランジスタのゲートとソースとの間に接続され、前記絶縁ゲート電界効果トランジスタのゲート破壊を防止する保護ダイオードを有する半導体装置の製造方法であって、
   前記第１領域を被覆して、前記第２領域に選択的に前記第１領域より高濃度に不純物をイオン注入して第１イオン注入層を形成する工程と、
   前記半導体基板に熱処理を施し、前記第１領域を酸化して前記第１領域に前記絶縁ゲート電界効果トランジスタのゲート絶縁膜を形成し、前記第２領域に形成された前記第１イオン注入層を酸化して前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第１シリコン酸化膜を形成する工程と、
   前記第１領域の前記ゲート絶縁膜上、および前記第２領域の前記第１シリコン酸化膜上にポリシリコン層を形成する工程と、
   前記第２領域の前記ポリシリコン層内に複数のＰＮ接合を形成する工程と、
   異方性エッチングにより前記ポリシリコン層を選択的に除去し、前記第１領域にゲート電極および前記ゲート電極を外部に接続するためのゲート配線を形成し、前記第２領域に前記保護ダイオードを形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。
5. 前記絶縁ゲート電界効果トランジスタがトレンチゲートを有する絶縁ゲート電界効果トランジスタであり、前記不純物をイオン注入して第１イオン注入層を形成する工程の次に異方性エッチングにより前記第１領域にトレンチを形成する工程を有し、
   前記不純物をイオン注入して第１イオン注入層を形成する工程において、前記第１領域を被覆する被覆材に形成された開口を通して、前記第１領域に選択的に前記第１領域より高濃度に前記不純物がイオン注入された第２イオン注入層を形成し、
   前記トレンチを形成する工程において、前記第２イオン注入層の一部が端部の側面を構成するようにトレンチを形成し、
   前記半導体基板に熱処理を施す工程において、前記ゲート絶縁膜を前記トレンチの内側に形成し、前記第２イオン注入層を酸化して前記ゲート絶縁膜より厚く、且つ高濃度に前記不純物を含有する第２シリコン酸化膜を形成し、
   前記ポリシリコン層を形成する工程において、前記トレンチを埋め込み、前記第２シリコン酸化膜を覆うように前記ポリシリコン層を形成し、
   前記ポリシリコン層を選択的に除去する工程において、前記ゲート電極として前記トレンチ内に前記ゲート絶縁膜を介して前記ポリシリコン層が埋め込まれたゲート電極を形成し、前記ゲート電極の端部に接触した前記ゲート配線を形成することを特徴とする請求項４に記載の半導体装置の製造方法。

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