JP3551947B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、主素子の表面上に多結晶シリコンから構成される保護素子が集積化された電力用半導体装置に関する。
【０００２】
【従来の技術】
図７に、従来の保護素子を集積化した絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ）の一例としてＭＯＳＦＥＴの構造を示す。図７に示す主素子としてのＭＯＳＦＥＴは、ｎ＋型のドレイン領域３の上に、ｎ型のドリフト領域２が形成され、ドリフト領域２の上にｐ型のベース領域（ボディ領域）４が形成されている。そして、ｎ＋型のソース領域５がベース領域４の上部に形成されている。このＭＯＳＦＥＴ（主素子）は、更に、その表面のゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８を介して、多結晶シリコン（ポリシリコン）から成る保護ダイオード（保護素子）を集積化している。この保護素子（保護ダイオード）は、主素子（ＭＯＳＦＥＴ）のソース電極８とゲート電極６との間に接続されている。多結晶シリコン膜１３の上面を被覆する層間絶縁膜１２には、２つの開口が設けられ、図７におい右側に示した第１の開口２８を通じて例えばアルミニウムから成るボンディングパッド７が多結晶シリコン膜１３の一端側に電気的に接続されている。また、図７において中央に示した第２の開口（バイアホール）２１を通じて、例えばアルミニウムから成るソース電極８が多結晶シリコン膜１３の他の端側に接続されている。多結晶シリコン膜１３には、選択的にｐ型不純物とｎ型不純物が導入されてｐｎ接合ダイオードが形成されている。尚、ボンディングパッド７は、紙面の奥でＭＯＳＦＥＴのゲート電極６に接続されている。
【０００３】
【発明が解決しようとする課題】
上述したような保護素子を表面に集積化したＩＧＦＥＴにおいては、多結晶シリコン膜１３を被覆する層間絶縁膜１２に周知のフォトリソグラフィ技術を使用して第１の開口２８及び第２の開口２１を形成し、この開口２８、２１を通じてボンディングパッド７とソース電極８とがそれぞれ多結晶シリコン膜１３の両端に電気的に接続されている。ところが、比較的大きな開口面積を有する第１の開口２８では、層間絶縁膜１２の一部を選択的に除去するエッチング工程の際に、この層間絶縁膜１２の下側に形成された多結晶シリコン膜１３の一部も同時にエッチングされ、多結晶シリコン膜１３の膜厚が減少してしまうことがあった。
【０００４】
ボンディングパッド７の一部は、ワイヤ（リード細線）２３がボンディングされる。多結晶シリコン膜１３がこのように薄く形成されると、多結晶シリコン膜１３によってワイヤボンディングによる圧力を良好に吸収できずに多結晶シリコン膜１３の下側のフィールド絶縁膜１８に強い圧力が加わることがある。この結果、フィールド絶縁膜１８にクラックが起こり、半導体基板のｐ型の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがあった。
【０００５】
本発明は上述の如き従来の課題を解決するためになされたもので、その目的は、信頼性の高い多結晶シリコン膜から構成される保護素子を表面に集積化した保護素子内臓型の半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）第１主電極領域、第２主電極領域及び電界緩和領域とを少なくとも具備する主素子を構成する半導体基板と、（ロ）電界緩和領域の上部に設けられたフィールド絶縁膜と、（ハ）フィールド絶縁膜の上部に接触し、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有し、主素子の保護素子を構成する多結晶シリコン膜と、（ニ）多結晶シリコン膜の上部に接触し、第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホールを有する層間絶縁膜と、（ホ）複数の微細バイアホールを介して、電極接続領域の第１導電型のドープドポリシリコン領域に接続されるボンディングパッドとを有する半導体装置であることを要旨とする。 本発明の第１の特徴に係わる半導体基板は、第１導電型又は第２導電型の第１主電極領域、第１主電極領域の上部に配置された第１導電型のドリフト領域、ドリフト領域の上部に配置された第２導電型の電界緩和領域及び複数の第２導電型のベース領域、ベース領域の上部に配置された第１導電型の第２主電極領域、複数のベース領域のそれぞれの一部の上部に形成されたゲート絶縁膜、ゲート絶縁膜の上部に形成されたゲート電極とを有する。第１の特徴に係わる半導体装置において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここで、本発明の第１の特徴に係わる半導体装置としては、ＭＯＳＦＥＴ、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の絶縁ゲート型半導体装置が好適である。従って、「第１主電極領域」とは、ＭＯＳＦＥＴ、ＭＯＳＳＩＴ、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ（以下において、「ＭＯＳＦＥＴ等」と言う。）においては、ソース領域又はドレイン領域のいずれか一方となる高不純物密度の半導体領域、ＩＧＢＴにおいては、エミッタ領域又はコレクタ領域のいずれか一方となる高不純物密度の半導体領域を意味する。一方、「第２主電極領域」とは、ＭＯＳＦＥＴ等においては、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方の半導体領域、ＩＧＢＴにおいては、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方の半導体領域を意味する。即ち、ＭＯＳＦＥＴ等においては、第１主電極領域がドレイン領域であれば、第２主電極領域はソース領域であり、ＩＧＢＴにおいては、第１主電極領域がコレクタ領域であれば、第２主電極領域はエミッタ領域である。
【０００７】
本発明の第１の特徴によれば、多結晶シリコン膜からなる保護素子とボンディングパッドとが、層間絶縁膜に形成された複数の貫通孔（微細バイアホール）を介して電気的に接続することによって、貫通孔を開孔する際に多結晶シリコン膜が薄くならない。このため、多結晶シリコン膜の上方のボンディングパッドにワイヤをボンディングしても多結晶シリコン膜のゲート絶縁膜と同じ厚さのフィールド絶縁膜にクラックが生じることを防ぐことができる。
【０００８】
本発明の第２の特徴は、（イ）第１導電型又は第２導電型の第１主電極領域の上部に第１導電型のドリフト領域を形成する工程と、（ロ）ドリフト領域の一部に第２導電型の複数のベース領域及び第２導電型の電界緩和領域をそれぞれ選択的に形成する工程と、（ハ）ベース領域内に第１導電型の第２主電極領域を選択的に形成する工程と、（ニ）複数のベース領域の上部及び複数のベース領域の間に露出したドリフト領域の上部にゲート絶縁膜を形成し、電界緩和領域の上部にフィールド絶縁膜を形成する工程と、（ホ）フィールド絶縁膜の上部に、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有する多結晶シリコン膜を形成する工程と、（ヘ）多結晶シリコン膜の上部に層間絶縁膜を形成する工程と、（ト）第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホール、この微細バイアホールよりも大きな面積で多結晶シリコン膜の一部を露出するバイアホール、及び第２主電極領域を露出するコンタクトホールを、層間絶縁膜の一部を選択的に除去して開口する工程と、（チ）複数の微細バイアホールを介して電極接続領域の第１導電型のドープドポリシリコン領域に接続するボンディングパッド及びコンタクトホールを介して第２主電極領域に接続し、バイアホールを介して多結晶シリコン膜に接続する主電極を形成する工程とを有する半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の第２の特徴によれば、微細バイアホール開孔時に、多結晶シリコン膜の厚さが薄くならない。しかも、上記のような簡略な製造プロセスで、製造可能である。この結果、多結晶シリコン膜からなる素子の下側に形成されたゲート絶縁膜にクラックが生じない半導体装置を提供することができる。このため、ボンディングパッドと多結晶シリコン膜からなる素子とが電気的に短絡することがない半導体装置を、高い製造歩留まりで安価に製造することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号が付してある。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
（第１の実施の形態）
図１（ａ）に示すように、本発明の第１の実施の形態に係わる半導体装置は、第１主電極領域（ドレイン領域）３、第２主電極領域（ソース領域）５及び電界緩和領域１４とを少なくとも具備する主素子を構成する半導体基板１と、電界緩和領域１４の上部に設けられた厚さ３０〜１５０ｎｍのフィールド絶縁膜１８と、フィールド絶縁膜１８の上部に接触した主素子の保護素子を構成する多結晶シリコン膜１３と、多結晶シリコン膜１３の上部に接触した層間絶縁膜１２と、層間絶縁膜１２を貫通して多結晶シリコン膜１３を露出させる、マトリクス配置された複数の微細バイアホールＣ３１，・・・・・，Ｃ３５を介して、多結晶シリコン膜１３に接続されるボンディングパッド７を有する半導体装置である。半導体基板は、ｎ＋型（第１導電型）のドレイン領域３、ドレイン領域３の上部のｎ型のドリフト領域２、ドリフト領域２の上部に島状（ベース・アイランド状）に露出する複数のｐ型（第２導電型）のベース領域４、チップの周辺部においてドリフト領域２の上部に配置されたｐ型の電界緩和領域１４、ベース領域４の上部にリング状に形成されたｎ＋型のソース領域５を有するＭＯＳＦＥＴである。図１（ａ）の断面図では、１つのベース領域４の内部に２つのソース領域５があるかのように示されているが、紙面の手前及び奥において互いに連続し、平面パターン上では矩形のリング形状をなす連続した領域である。更に、それぞれの複数のベース領域１４の上部、複数のベース領域４の相互の間、及びベース領域４と電界緩和領域１４との間に露出したドリフト領域２の上部には厚さ３０ｎｍ〜１５０ｎｍ、好ましくは厚さ５０ｎｍ〜１００ｎｍのゲート絶縁膜１１が配置されている。電界緩和領域１４の上部にもゲート絶縁膜１１と同じ厚さの薄いフィールド絶縁膜１８が形成されている。このゲート絶縁膜１１の上部には多結晶シリコン膜からなるゲート電極６が配置されている。多結晶シリコン膜１３は電界緩和領域１４の上部のフィールド絶縁膜１８の上部にも配置されている。そして、この多結晶シリコン膜１３及びゲート電極６の上部には層間絶縁膜１２が配置されている。そして、多結晶シリコン膜１３には、複数のｎ＋型のドープドポリシリコン（不純物添加ポリシリコン）領域２５ｋ、２５ｌ、２５ｍ、２５ｎと交互に複数のｐ−型のドープドポリシリコン領域２５ａ、２５ｂ、２５ｃが形成され、複数のｐｎ接合ダイオードが直列接続されたダイオードスタックを形成している。そして、多結晶シリコン膜１３の上方に形成される層間絶縁膜１２のうち、平面パターン上電極接続領域（ボンディング領域）２６に位置する層間絶縁膜１２には、多結晶シリコン膜１３を露出させる複数の微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５が周期的なマトリクス状に配置されている。更に、ゲート絶縁膜１１及び層間絶縁膜１２を貫通してベース領域４及びソース領域５を露出するコンタクトホール４１が形成されている。又、層間絶縁膜１２を貫通してｎ＋ドープドポリシリコン領域２５ｋを露出するバイアホール２１が形成されている。コンタクトホール４１及びバイアホール２１を介して、第２主電極（ソース電極）８が第２主電極領域（ソース領域）５及びｎ＋ドープドポリシリコン領域２５ｋに、それぞれオーミック接触している。この結果、第２主電極領域５とｎ＋ドープドポリシリコン領域２５ｋとが電気的に接続されている。層間絶縁膜１２を貫通する微細バイアホールを介して多結晶シリコン膜１３のｎ＋ドープドポリシリコン領域２５ｎにボンディングパッド７がオーミック接触している。ボンディングパッド７は、紙面の奥でゲート電極６に接続されている。この結果、ポリシリコン膜１３からなるダイオードスタックがゲート電極６とソース電極８との間に接続される。
【００１２】
所望の電流容量を許容するように複数のベース領域４が島状にドリフト領域２の表面に配置され、隣り合うベース領域４の間にはチャネル領域となるドリフト領域２が網目状に介在し、マルチチャネル構造を実現している。図１に示すように、電界緩和領域１４が、多結晶シリコン膜１３の下方に形成され、多結晶シリコン膜１３の下方に形成されたゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８に大きな電界が加わり、フィールド絶縁膜１８が破壊することを防止する。尚、ベース領域４の中央側の不純物密度を高めて、ベース領域４の中央側にｐ＋型ベースコンタクト領域を形成しても良い。半導体基板１としては、リン（Ｐ）、アンチモン（Ｓｂ）等のｎ型不純物を添加したシリコン（Ｓｉ）単結晶が使用可能である。図１（ｂ）に示すように、電極接続領域２６に開口された微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・Ｃ４５は、直径１〜１０μｍ、好ましくは２〜５μｍほどの大きさで、それぞれ１０〜３０μｍの間隔、好ましくは２０μｍ程の間隔で縦横５つずつ並んでいる。微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・Ｃ４５は、例えば、直径３μｍとすることができる。微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５は、円形でも良く、多角形であっても構わない。
【００１３】
本発明の第１の実施の形態に係わる半導体装置によれば、多結晶シリコン膜１３のｎ＋ドープドポリシリコン領域２５ｎと、ボンディングパッド７が複数の微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５を通じて電気的に接続されている。このため、後述の製造工程の説明から理解できるように多結晶シリコン膜１３は、製造工程中に薄くなることはない。従って、多結晶シリコン膜１３の電極接続領域２６の上面にボンディングパッド７を介してワイヤ２３をボンディングしても、多結晶シリコン膜１３の下側の薄いフィールド絶縁膜１８にクラックが生じることがない。このため、信頼性の高い多結晶シリコン膜１３から構成される保護素子が集積化されたＭＯＳＦＥＴを提供することができる。ボンディングパッド７の下側には多結晶シリコン膜１３（電極接続領域２６）が設計された所望の膜厚で残存するので、ボンディングパッド７上にワイヤ２３をボンディングしたときの圧力を多結晶シリコン膜１３によって吸収することができると同時に、ワイヤ２３の直下にも層間絶縁膜１２が網目状に介在するので、層間絶縁膜１２もボンディング時の圧力を吸収できる。従って、ワイヤボンディング時の圧力により多結晶シリコン膜１３の下側のゲート絶縁膜１１にクラックが発生することが防止され、半導体基板１の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがない。
【００１４】
微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５の大きさは、ｐｎ接合ダイオード（保護素子）に流れる電流容量などによって適宜設定できるが、あまり径が小さいとコンタクト抵抗が増大し電流容量を十分にとることができず、また電極となる金属を微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５に良好に充填することが困難となる。一方、径があまり大きすぎると、層間絶縁膜１２のエッチング時に、層間絶縁膜１２の下に残存する多結晶シリコン膜１３がエッチングされ、その膜厚が減少し、ワイヤボンディングの応力を多結晶シリコン膜１３によって良好に吸収することができない。従って、微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５の径は１〜１０μｍに設定するのが好ましく、２〜５μｍに設定することが更に好ましい。
【００１５】
次に、図１に示した本発明の第１の実施の形態に係わる半導体装置の製造方法の一例を、図２〜図５を参照して説明する。図２〜５に示す用法は一例であり、他の方法によっても図１に示す保護素子を集積化したＭＯＳＦＥＴは製造可能であることはもちろんである。
【００１６】
（イ）まず、図２（ａ）に示すように、表面を鏡面に研磨した不純物密度５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度のｎ＋型のシリコン単結晶からなる半導体基板１を用意する。そして、図２（ｂ）に示すように、四塩化珪素（ＳｉＣｌ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）等を用いて半導体基板１の上に、不純物密度５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３程度のｎ型エピタキシャル成長層９を５μｍ〜５０μｍ堆積する。ｎ型にするために、フォスフィン（ＰＨ３）等のｎ型のドーパントガスを用いる。このエピタキシャル成長層９は、ＭＯＳＦＥＴのドリフト領域２として機能し、半導体基板１は、ドレイン領域（第１主電極領域）３として機能する。
【００１７】
（ロ）次に、図２（ｂ）に示すように、ドリフト領域２の表面に３０ｎｍ〜１００ｎｍのバッファ酸化膜（第１絶縁膜）３１を熱酸化により形成する。そして、バッファ酸化膜３１の表面にレジスト膜５１を塗布した後、図２（ｃ）に示すように、フォトリソグラフィー技術を用いて、レジスト膜５１にベース領域形成予定領域及び電界緩和領域に対応した窓部を開口する。このレジスト膜５１をマスクとしてボロンイオン（１１Ｂ＋）等のｐ型不純物イオンをエピタキシャル成長層９の表面に選択的に注入する。この結果、突部の直下にイオン打ち込み領域４ａ、１４ａが形成される。
【００１８】
（ハ）レジスト膜５１を除去後、熱処理し（ドライブインし）、注入されたイオンを活性化し、不純物密度５×１０１７ｃｍ−３〜７×１０１９ｃｍ−３程度のベース領域４及び電界緩和領域１４を形成する。バッファ酸化膜３１を除去後、厚さ３０ｎｍ〜１５０ｎｍ、好ましくは厚さ５０ｎｍ〜１００ｎｍの薄い酸化膜（第２絶縁膜）３２をエピタキシャル成長層９の全面に熱酸化により形成する。更に、図２（ｄ）に示すように、厚さ３００〜８００ｎｍのポリシリコン膜２５をＣＶＤ法で堆積する。
【００１９】
（ニ）その後、ポリシリコン膜２５の上にレジスト膜５２を塗布し、図２（ｅ）に示すように、このレジスト膜５２をフォトリソグラフィー技術を用いて、ベース領域４よりも広い開口幅の窓部を有するようにパターニングする。このレジスト膜５２をエッチング用マスクとしてポリシリコン膜２５をＲＩＥ法でエッチングする。更に、図２（ｅ）に示すように、このＲＩＥ法のマスクとして用いたレジスト膜５２をイオン注入用マスクとしてボロンイオン（１１Ｂ＋）等のｐ型不純物イオンをベース領域４にオーバーラップするようにイオン注入する。イオン注入のマスクに用いたレジスト膜５２を除去し、熱処理をして注入したイオンを活性化し、熱拡散（ドライブイン）することにより中央部が深く、周辺部が浅い形状のベース領域４を形成する。このとき、電界緩和領域１４も更に深くドライブインされる。更に、新たなレジスト膜５３のパターンを図３（ｆ）に示すようにフォトリソグラフィー技術を用いて形成する。このレジスト膜５３のパターンは、ｐ型ベース領域４の中央部にレジスト膜５３が島状に配置され、このｐ型ベース領域４の中央部にはイオンが注入されないようにする形状である。そして、図３（ｆ）に示すように、砒素イオン（７５Ａｓ＋）等のｎ型不純物イオンをｐ型ベース領域４の表面に選択的に注入する。図３（ｆ）で破線で示したイオン注入領域は外形線をポリシリコン膜で画定され、内形線をレジスト膜５３で画定されたリング形状となる。露出したポリシリコン膜２５はイオン注入のマスクとして機能すると同時に、ポリシリコン膜２５中にもｎ型不純物イオンが注入される。レジスト膜５３を除去後、熱処理すれば、図３（ｇ）に示すように、注入されたイオンは活性化され、不純物密度５×１０１７ｃｍ−３〜７×１０１９ｃｍ−３程度のソース領域（第２主電極領域）５が形成される。即ち、ポリシリコン膜２５をマスクとして用いた自己整合（セルフアライメント）プロセスにより、外形線が画定されたソース領域５が形成され、ポリシリコン膜２５はｎ＋ドープドポリシリコン膜になる。
【００２０】
（ホ）次に、新たなにレジスト膜５４を塗布し、このレジスト膜５４をフォトリソグラフィー技術を用いてパターニングする。このレジスト膜５４をマスクとして、ドープドポリシリコン膜２５をＲＩＥ法で図３（ｈ）に示すようにエッチングする。この結果、ドープドポリシリコン膜２５は、ｐ型ベース領域４の間のドリフト領域２の表面の上方に網目状に形成されたゲート電極６と、電界緩和領域１４の上方に独立した島状のパターンとして形成されたドープドポリシリコン膜２５とに分離される。そして、ゲート電極６の下部の薄い酸化膜３２がゲート絶縁膜１１として機能し、ドープドポリシリコン膜２５の下部の薄い酸化膜３２が薄いフィールド絶縁膜１８として機能する。レジスト膜５４除去後、図３（ｉ）に示すように、厚さ０．３μｍ〜２μｍの酸化膜、若しくは酸化膜とＰＳＧ膜との複合膜等の第３絶縁膜３３をＣＶＤ法で堆積する。そして、新たなレジスト膜５５を第３絶縁膜３３上に塗布し、このレジスト膜５５をフォトリソグラフィ技術を用いて、レジスト膜５５に電極接続領域形成予定領域に対応した窓部を開口する。そして、このレジスト膜５５をマスクとして、図４（ｊ）に示すように、第３絶縁膜３３をＲＩＥ法でエッチングする。このレジスト膜５５及び第３絶縁膜３３をマスクとして、ボロンイオン（１１Ｂ＋）等のｐ型不純物イオンを選択的に注入する。レジスト膜５５を除去後、熱処理し（ドライブインし）、注入されたイオンを活性化し、ｐ−ドープドポリシリコン膜形成領域２５ａ，２５ｂ，２５ｃを形成する。その後、膜厚６００ｎｍ〜１．５μｍ程度のＰＳＧ膜、ＢＰＳＧ膜等の第４絶縁膜３４を第３絶縁膜３３の上にＣＶＤ法で堆積する。そして、図４（ｌ）に示すように、化学的機械研磨（ＣＭＰ）等を用いて、第４絶縁膜３４の表面が平らになるまで平坦化する。この結果、第３絶縁膜３３と第４絶縁膜３４とからなる平坦な表面を有する層間絶縁膜１２が形成される。
【００２１】
（ヘ）次に、層間絶縁膜１２の表面全体にレジスト膜５６を塗布し、図５（ｍ）に示すようにパターニングする。このパターニングされたレジスト膜５６をマスクとして、層間絶縁膜１２の一部をＲＩＥ法で選択的に除去し、図５（ｍ）に示すようにコンタクトホール（ソースコンタクトホール）４１、バイアホール２１、微細バイアホールＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５を形成する。この時紙面の奥の方で、ゲート電極６の一部を露出するゲートコンタクトホールも開孔される。微細バイアホールＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５ の開孔後、レジスト膜５６を除去する。
【００２２】
（ト）次に、スパッタリング法又は電子ビーム（ＥＢ）蒸着法等により厚さ０．５μｍ〜１０μｍ程度のアルミニウム（Ａｌ）又はアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）膜等の金属膜６１を堆積する。この上にレジスト膜を塗布し、フォトリソグラフィ技術を用いて、レジスト膜をパターニングしてメタライゼーション用マスクを形成する。このメタライゼーション用マスクを用いて、金属膜６１をＲＩＥ法により選択的にエッチングする。その後、電極配線のパターニングに用いたフォトレジスト膜を除去する。この結果、図５（ｏ）に示すように、金属膜がパターニングされ、ボンディングパッド７、及び主電極（第２主電極）として機能するソース電極８が形成される。ボンディングパッド７は紙面の奥で図示を省略したゲートコンタクトホールを被覆している。更に、これらのソース電極８、ボンディングパッド７の形成された側の全面をレジスト膜でカバーした後、半導体基板１の他方の主面の酸化膜を全面エッチングして、露出した半導体基板１（ｎ＋ドレイン領域３）に他の主電極（第１主電極）として機能するドレイン電極１５を形成する。
【００２３】
（チ）裏面（他方の主面）の全面エッチングに用いたレジスト膜を除去し、４００℃〜４５０℃でシンタリングをした後、図１に示すようにボンディングパッド７に対してワイヤ２３を接続すれば、本発明の実施の形態に係わる半導体装置が完成する。
【００２４】
本発明の第１実施の形態に係わる半導体装置の製造方法によれば、上記のような簡略な製造プロセスで、多結晶シリコン膜１３の厚さが、設計通りの３００〜８００ｎｍの厚さ（アズ・デポの厚さ）を維持しているので、ワイヤボンディング時にボンディング圧力でボンディングパッド７の下側に形成された薄いフィールド絶縁膜１８にクラックが生じない。このため、ボンディングパッド７と電界緩和領域１４とが電気的に短絡する不良の発生することがない半導体装置（保護素子内蔵ＭＯＳＦＥＴ）を、高い製造歩留まりで安価に製造することができる。
【００２５】
（第２の実施の形態）
図６に示すように、本発明の第２の実施の形態に係わる半導体装置は、第１主電極領域（コレクタ領域）４３、第２主電極領域（エミッタ領域）４５及び電界緩和領域１４とを少なくとも具備する主素子を構成する半導体基板１と、電界緩和領域１４の上部に設けられた厚さ３０〜１５０ｎｍのフィールド絶縁膜１８と、フィールド絶縁膜１８の上部に接触した主素子の保護素子を構成する多結晶シリコン膜１３と、多結晶シリコン膜１３の上部に接触した層間絶縁膜１２と、層間絶縁膜１２を貫通して多結晶シリコン膜１３を露出させる、マトリクス配置された複数の微細バイアホールＣ３１，・・・・・，Ｃ３５を介して、多結晶シリコン膜１３に接続されるボンディングパッド７を有する半導体装置である。半導体基板は、ｐ＋型（第２導電型）のコレクタ領域４３、コレクタ領域４３の上部のｎ型のドリフト領域２、ドリフト領域２の上部に島状に配置された複数のｐ型（第２導電型）のベース領域（ボディ領域）４、チップの周辺部においてドリフト領域２の上部に配置されたｐ型の電界緩和領域１４、ベース領域４の上部にリング上に形成されたｎ＋型のエミッタ領域４５を有するＩＧＢＴである。
【００２６】
複数のベース領域４の相互の間、及びベース領域４と電界緩和領域１４との間に露出したドリフト領域２の上部にはゲート絶縁膜１１が配置され、このゲート絶縁膜１１の上部には多結晶シリコン膜１３が配置されている。多結晶シリコン膜１３は電界緩和領域１４の上部のゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８の上部にも配置されている。そして、この多結晶シリコン膜１３及びゲート電極６の上部には層間絶縁膜１２が配置されている。そして、多結晶シリコン膜１３は、複数のｎ＋型のドープドポリシリコン膜領域２５ｋ、２５ｌ、２５ｍ、２５ｎと交互に複数のｐ−型（第２導電型）のドープドポリシリコン膜領域２５ａ，２５ｂ，２５ｃが形成され、複数のｐｎ接合ダイオードが直列接続されたダイオード形成領域２５を形成している。そして、平面パターン上電極接続領域２６に位置する層間絶縁膜１２は、微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５を有する。更に、ゲート絶縁膜１１及び層間絶縁膜１２を貫通してベース領域４及びエミッタ領域４５を露出するコンタクトホール４１が形成されている。又、層間絶縁膜１２を貫通してｎ＋ドープドポリシリコン膜領域２５ｋを露出するバイアホール２１が形成されている。コンタクトホール（エミッタコンタクトホール）４１とバイアホール２１を介して、エミッタ電極４６がエミッタ領域４５とｎ＋ドープドポリシリコン膜領域２５ｋを電気的に接続している。そして、第１の実施の形態と同様に、微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５を介して多結晶シリコン膜に接続されるボンディングパッド７は紙面の奥で、ゲートコンタクトホールを介してゲート電極６に接続されている。
【００２７】
図６に示すように、電界緩和領域１４が、多結晶シリコン膜１３の下方に形成され、多結晶シリコン膜１３の下方に形成されたゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８に大きな電界が加わり、フィールド絶縁膜１８が破壊することを防止する。
【００２８】
本発明の第２の実施の形態に係わる半導体装置によれば、多結晶シリコン膜１３のドープドポリシリコン膜領域２５ｎと、ボンディングパッド７が複数の微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５を通じて電気的に接続されているため、第１の実施の形態と同様に多結晶シリコン膜１３が、設計通りの膜厚を維持できる。このためボンディング時に、ボンディング圧力により多結晶シリコン膜１３の下側のゲート絶縁膜１１にクラックが発生することが防止され、半導体基板１の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがない。
【００２９】
本発明の第２の実施の形態に係わる半導体装置の製造方法は、本発明の第１の実施の形態に係わる半導体装置の製造方法において、ｎ＋型（第１導電型）のシリコン単結晶からなる半導体基板１を用意するところを、本発明の第２の実施の形態に係わる半導体装置の製造方法では、５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３ｐ＋型（第２導電型）のシリコン基板（半導体基板）４３を用意すれば良い。その後の製造方法は、本発明の第１の実施の形態に係わる半導体装置の製造方法と同一であり、ドレイン電極１５をコレクタ電極４４、ドレイン領域３をコレクタ領域４３、ソース電極８をエミッタ電極４６、ソース領域５をエミッタ領域４５と読み替えれば良く、重複した説明を省略する。
【００３０】
本発明の第２の実施の形態に係わる半導体装置の製造方法によれば、簡略な製造プロセスで、多結晶シリコン膜１３からなる保護素子の下側に形成されたゲート絶縁膜１１と同じ厚さの薄いフィールド絶縁膜１８にクラックが生じない。このため、ボンディングパッド７と電界緩和領域１４とが電気的に短絡することがない半導体装置（保護素子内蔵型ＩＧＢＴ）を、高い製造歩留まりで安価に製造することができる。
【００３１】
（その他の実施の形態）
本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から、当業者には様々な代替実施の形態、実施例、及び製造工程技術が明らかとなろう。
【００３２】
例えば、上記の第１及び第２の実施の形態の説明においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。
【００３３】
更に、第１及び第２の実施の形態の説明においては、Ｓｉ基板を半導体基板として用いる場合を説明したが、炭化珪素（ＳｉＣ）、ダイアモンド、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の他の半導体材料を用いても構わないことは勿論である。
【００３４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的な範囲は上記説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【００３５】
【発明の効果】
本発明によれば、多結晶シリコン膜の厚さが、設計時の膜厚を維持しているので、ボンディングパッド上にワイヤボンディングしたときのボンディング圧力を多結晶シリコン膜によって吸収することができ、多結晶シリコン膜の下側の薄いフィールド絶縁膜にクラックが発生することを防止することができる。
【００３６】
このため本発明によれば、半導体基板の電界緩和領域とボンディングパッドとの間がフィールド絶縁膜のクラックを介して電気的に短絡されることがない。
【００３７】
従って、本発明によれば、多結晶シリコンから構成される保護素子を主素子の表面に集積化した保護素子内蔵型の半導体装置の信頼性を高め、製造歩留りを向上することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置の一部を示す断面図である。
【図２】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その１）。
【図３】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その２）。
【図４】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その３）。
【図５】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その４）。
【図６】本発明の第２の実施の形態に係わる半導体装置の一部を示す断面図である。
【図７】従来のＭＯＳＦＥＴを有する半導体装置の断面図である。
【符号の説明】
１ 半導体基板
２ ドリフト領域
３ ドレイン領域（第１主電極領域）
４ ベース領域
４ａ ベース領域形成予定領域
５ ソース領域（第２主電極領域）
６ ゲート電極
７ ボンディングパッド
８ ソース電極（第２主電極）
９ エピタキシャル成長層
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ 多結晶シリコン膜
１４ 電界緩和領域
１４ａ 電界緩和領域形成予定領域
１５ ドレイン電極 （第１主電極）
１８ 薄いフィールド絶縁膜
２１ バイアホール
２３ ワイヤ
２５ ドープドポリシリコン膜
２５ａ，２５ｂ，２５ｃ ｐ−ドープドポリシリコン領域
２５ｄ，２５ｋ，２５ｍ，２５ｎ ｎ＋ドープドポリシリコン領域
２６ 電極接続領域
２６ａ 電極接続領域形成予定領域
２８ 第１の開口
２９ 第２の開口
３１ バッファ酸化膜（第１絶縁膜）
３２ 薄い酸化膜（第２絶縁膜）
３５ 酸化膜
３３ 第３絶縁膜
３４ 第４絶縁膜
４１ コンタクトホール
４３ コレクタ領域（第１主電極領域）
４４ コレクタ電極（第１主電極）
４５ エミッタ領域（第２主電極領域）
４６ エミッタ電極（第２主電極）
５１，５２，５３，５４，５５、５６ レジスト膜
Ｃ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ３５，・・・・・，Ｃ４５ 微細バイアホール
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、主素子の表面上に多結晶シリコンから構成される保護素子が集積化された電力用半導体装置に関する。
【０００２】
【従来の技術】
図７に、従来の保護素子を集積化した絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ）の一例としてＭＯＳＦＥＴの構造を示す。図７に示す主素子としてのＭＯＳＦＥＴは、ｎ＋型のドレイン領域３の上に、ｎ型のドリフト領域２が形成され、ドリフト領域２の上にｐ型のベース領域（ボディ領域）４が形成されている。そして、ｎ＋型のソース領域５がベース領域４の上部に形成されている。このＭＯＳＦＥＴ（主素子）は、更に、その表面のゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８を介して、多結晶シリコン（ポリシリコン）から成る保護ダイオード（保護素子）を集積化している。この保護素子（保護ダイオード）は、主素子（ＭＯＳＦＥＴ）のソース電極８とゲート電極６との間に接続されている。多結晶シリコン膜１３の上面を被覆する層間絶縁膜１２には、２つの開口が設けられ、図７におい右側に示した第１の開口２８を通じて例えばアルミニウムから成るボンディングパッド７が多結晶シリコン膜１３の一端側に電気的に接続されている。また、図７において中央に示した第２の開口（バイアホール）２１を通じて、例えばアルミニウムから成るソース電極８が多結晶シリコン膜１３の他の端側に接続されている。多結晶シリコン膜１３には、選択的にｐ型不純物とｎ型不純物が導入されてｐｎ接合ダイオードが形成されている。尚、ボンディングパッド７は、紙面の奥でＭＯＳＦＥＴのゲート電極６に接続されている。
【０００３】
【発明が解決しようとする課題】
上述したような保護素子を表面に集積化したＩＧＦＥＴにおいては、多結晶シリコン膜１３を被覆する層間絶縁膜１２に周知のフォトリソグラフィ技術を使用して第１の開口２８及び第２の開口２１を形成し、この開口２８、２１を通じてボンディングパッド７とソース電極８とがそれぞれ多結晶シリコン膜１３の両端に電気的に接続されている。ところが、比較的大きな開口面積を有する第１の開口２８では、層間絶縁膜１２の一部を選択的に除去するエッチング工程の際に、この層間絶縁膜１２の下側に形成された多結晶シリコン膜１３の一部も同時にエッチングされ、多結晶シリコン膜１３の膜厚が減少してしまうことがあった。
【０００４】
ボンディングパッド７の一部は、ワイヤ（リード細線）２３がボンディングされる。多結晶シリコン膜１３がこのように薄く形成されると、多結晶シリコン膜１３によってワイヤボンディングによる圧力を良好に吸収できずに多結晶シリコン膜１３の下側のフィールド絶縁膜１８に強い圧力が加わることがある。この結果、フィールド絶縁膜１８にクラックが起こり、半導体基板のｐ型の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがあった。
【０００５】
本発明は上述の如き従来の課題を解決するためになされたもので、その目的は、信頼性の高い多結晶シリコン膜から構成される保護素子を表面に集積化した保護素子内臓型の半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）第１主電極領域、第２主電極領域及び電界緩和領域とを少なくとも具備する主素子を構成する半導体基板と、（ロ）電界緩和領域の上部に設けられたフィールド絶縁膜と、（ハ）フィールド絶縁膜の上部に接触し、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有し、主素子の保護素子を構成する多結晶シリコン膜と、（ニ）多結晶シリコン膜の上部に接触し、第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホールを有する層間絶縁膜と、（ホ）複数の微細バイアホールを介して、電極接続領域の第１導電型のドープドポリシリコン領域に接続されるボンディングパッドとを有する半導体装置であることを要旨とする。 本発明の第１の特徴に係わる半導体基板は、第１導電型又は第２導電型の第１主電極領域、第１主電極領域の上部に配置された第１導電型のドリフト領域、ドリフト領域の上部に配置された第２導電型の電界緩和領域及び複数の第２導電型のベース領域、ベース領域の上部に配置された第１導電型の第２主電極領域、複数のベース領域のそれぞれの一部の上部に形成されたゲート絶縁膜、ゲート絶縁膜の上部に形成されたゲート電極とを有する。第１の特徴に係わる半導体装置において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。ここで、本発明の第１の特徴に係わる半導体装置としては、ＭＯＳＦＥＴ、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の絶縁ゲート型半導体装置が好適である。従って、「第１主電極領域」とは、ＭＯＳＦＥＴ、ＭＯＳＳＩＴ、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ（以下において、「ＭＯＳＦＥＴ等」と言う。）においては、ソース領域又はドレイン領域のいずれか一方となる高不純物密度の半導体領域、ＩＧＢＴにおいては、エミッタ領域又はコレクタ領域のいずれか一方となる高不純物密度の半導体領域を意味する。一方、「第２主電極領域」とは、ＭＯＳＦＥＴ等においては、上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方の半導体領域、ＩＧＢＴにおいては、上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方の半導体領域を意味する。即ち、ＭＯＳＦＥＴ等においては、第１主電極領域がドレイン領域であれば、第２主電極領域はソース領域であり、ＩＧＢＴにおいては、第１主電極領域がコレクタ領域であれば、第２主電極領域はエミッタ領域である。
【０００７】
本発明の第１の特徴によれば、多結晶シリコン膜からなる保護素子とボンディングパッドとが、層間絶縁膜に形成された複数の貫通孔（微細バイアホール）を介して電気的に接続することによって、貫通孔を開孔する際に多結晶シリコン膜が薄くならない。このため、多結晶シリコン膜の上方のボンディングパッドにワイヤをボンディングしても多結晶シリコン膜のゲート絶縁膜と同じ厚さのフィールド絶縁膜にクラックが生じることを防ぐことができる。
【０００８】
本発明の第２の特徴は、（イ）第１導電型又は第２導電型の第１主電極領域の上部に第１導電型のドリフト領域を形成する工程と、（ロ）ドリフト領域の一部に第２導電型の複数のベース領域及び第２導電型の電界緩和領域をそれぞれ選択的に形成する工程と、（ハ）ベース領域内に第１導電型の第２主電極領域を選択的に形成する工程と、（ニ）複数のベース領域の上部及び複数のベース領域の間に露出したドリフト領域の上部にゲート絶縁膜を形成し、電界緩和領域の上部にフィールド絶縁膜を形成する工程と、（ホ）フィールド絶縁膜の上部に、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有する多結晶シリコン膜を形成する工程と、（ヘ）多結晶シリコン膜の上部に層間絶縁膜を形成する工程と、（ト）第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホール、この微細バイアホールよりも大きな面積で多結晶シリコン膜の一部を露出するバイアホール、及び第２主電極領域を露出するコンタクトホールを、層間絶縁膜の一部を選択的に除去して開口する工程と、（チ）複数の微細バイアホールを介して電極接続領域の第１導電型のドープドポリシリコン領域に接続するボンディングパッド及びコンタクトホールを介して第２主電極領域に接続し、バイアホールを介して多結晶シリコン膜に接続する主電極を形成する工程とを有する半導体装置の製造方法であることを要旨とする。
【０００９】
本発明の第２の特徴によれば、微細バイアホール開孔時に、多結晶シリコン膜の厚さが薄くならない。しかも、上記のような簡略な製造プロセスで、製造可能である。この結果、多結晶シリコン膜からなる素子の下側に形成されたゲート絶縁膜にクラックが生じない半導体装置を提供することができる。このため、ボンディングパッドと多結晶シリコン膜からなる素子とが電気的に短絡することがない半導体装置を、高い製造歩留まりで安価に製造することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号が付してある。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
（第１の実施の形態）
図１（ａ）に示すように、本発明の第１の実施の形態に係わる半導体装置は、第１主電極領域（ドレイン領域）３、第２主電極領域（ソース領域）５及び電界緩和領域１４とを少なくとも具備する主素子を構成する半導体基板１と、電界緩和領域１４の上部に設けられた厚さ３０〜１５０ｎｍのフィールド絶縁膜１８と、フィールド絶縁膜１８の上部に接触した主素子の保護素子を構成する多結晶シリコン膜１３と、多結晶シリコン膜１３の上部に接触した層間絶縁膜１２と、層間絶縁膜１２を貫通して多結晶シリコン膜１３を露出させる、マトリクス配置された複数の微細バイアホールＣ３１，・・・・・，Ｃ３５を介して、多結晶シリコン膜１３に接続されるボンディングパッド７を有する半導体装置である。半導体基板は、ｎ＋型（第１導電型）のドレイン領域３、ドレイン領域３の上部のｎ型のドリフト領域２、ドリフト領域２の上部に島状（ベース・アイランド状）に露出する複数のｐ型（第２導電型）のベース領域４、チップの周辺部においてドリフト領域２の上部に配置されたｐ型の電界緩和領域１４、ベース領域４の上部にリング状に形成されたｎ＋型のソース領域５を有するＭＯＳＦＥＴである。図１（ａ）の断面図では、１つのベース領域４の内部に２つのソース領域５があるかのように示されているが、紙面の手前及び奥において互いに連続し、平面パターン上では矩形のリング形状をなす連続した領域である。更に、それぞれの複数のベース領域１４の上部、複数のベース領域４の相互の間、及びベース領域４と電界緩和領域１４との間に露出したドリフト領域２の上部には厚さ３０ｎｍ〜１５０ｎｍ、好ましくは厚さ５０ｎｍ〜１００ｎｍのゲート絶縁膜１１が配置されている。電界緩和領域１４の上部にもゲート絶縁膜１１と同じ厚さの薄いフィールド絶縁膜１８が形成されている。このゲート絶縁膜１１の上部には多結晶シリコン膜からなるゲート電極６が配置されている。多結晶シリコン膜１３は電界緩和領域１４の上部のフィールド絶縁膜１８の上部にも配置されている。そして、この多結晶シリコン膜１３及びゲート電極６の上部には層間絶縁膜１２が配置されている。そして、多結晶シリコン膜１３には、複数のｎ＋型のドープドポリシリコン（不純物添加ポリシリコン）領域２５ｋ、２５ｌ、２５ｍ、２５ｎと交互に複数のｐ−型のドープドポリシリコン領域２５ａ、２５ｂ、２５ｃが形成され、複数のｐｎ接合ダイオードが直列接続されたダイオードスタックを形成している。そして、多結晶シリコン膜１３の上方に形成される層間絶縁膜１２のうち、平面パターン上電極接続領域（ボンディング領域）２６に位置する層間絶縁膜１２には、多結晶シリコン膜１３を露出させる複数の微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５が周期的なマトリクス状に配置されている。更に、ゲート絶縁膜１１及び層間絶縁膜１２を貫通してベース領域４及びソース領域５を露出するコンタクトホール４１が形成されている。又、層間絶縁膜１２を貫通してｎ＋ドープドポリシリコン領域２５ｋを露出するバイアホール２１が形成されている。コンタクトホール４１及びバイアホール２１を介して、第２主電極（ソース電極）８が第２主電極領域（ソース領域）５及びｎ＋ドープドポリシリコン領域２５ｋに、それぞれオーミック接触している。この結果、第２主電極領域５とｎ＋ドープドポリシリコン領域２５ｋとが電気的に接続されている。層間絶縁膜１２を貫通する微細バイアホールを介して多結晶シリコン膜１３のｎ＋ドープドポリシリコン領域２５ｎにボンディングパッド７がオーミック接触している。ボンディングパッド７は、紙面の奥でゲート電極６に接続されている。この結果、ポリシリコン膜１３からなるダイオードスタックがゲート電極６とソース電極８との間に接続される。
【００１２】
所望の電流容量を許容するように複数のベース領域４が島状にドリフト領域２の表面に配置され、隣り合うベース領域４の間にはチャネル領域となるドリフト領域２が網目状に介在し、マルチチャネル構造を実現している。図１に示すように、電界緩和領域１４が、多結晶シリコン膜１３の下方に形成され、多結晶シリコン膜１３の下方に形成されたゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８に大きな電界が加わり、フィールド絶縁膜１８が破壊することを防止する。尚、ベース領域４の中央側の不純物密度を高めて、ベース領域４の中央側にｐ＋型ベースコンタクト領域を形成しても良い。半導体基板１としては、リン（Ｐ）、アンチモン（Ｓｂ）等のｎ型不純物を添加したシリコン（Ｓｉ）単結晶が使用可能である。図１（ｂ）に示すように、電極接続領域２６に開口された微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・Ｃ４５は、直径１〜１０μｍ、好ましくは２〜５μｍほどの大きさで、それぞれ１０〜３０μｍの間隔、好ましくは２０μｍ程の間隔で縦横５つずつ並んでいる。微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・Ｃ４５は、例えば、直径３μｍとすることができる。微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５は、円形でも良く、多角形であっても構わない。
【００１３】
本発明の第１の実施の形態に係わる半導体装置によれば、多結晶シリコン膜１３のｎ＋ドープドポリシリコン領域２５ｎと、ボンディングパッド７が複数の微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５を通じて電気的に接続されている。このため、後述の製造工程の説明から理解できるように多結晶シリコン膜１３は、製造工程中に薄くなることはない。従って、多結晶シリコン膜１３の電極接続領域２６の上面にボンディングパッド７を介してワイヤ２３をボンディングしても、多結晶シリコン膜１３の下側の薄いフィールド絶縁膜１８にクラックが生じることがない。このため、信頼性の高い多結晶シリコン膜１３から構成される保護素子が集積化されたＭＯＳＦＥＴを提供することができる。ボンディングパッド７の下側には多結晶シリコン膜１３（電極接続領域２６）が設計された所望の膜厚で残存するので、ボンディングパッド７上にワイヤ２３をボンディングしたときの圧力を多結晶シリコン膜１３によって吸収することができると同時に、ワイヤ２３の直下にも層間絶縁膜１２が網目状に介在するので、層間絶縁膜１２もボンディング時の圧力を吸収できる。従って、ワイヤボンディング時の圧力により多結晶シリコン膜１３の下側のゲート絶縁膜１１にクラックが発生することが防止され、半導体基板１の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがない。
【００１４】
微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５の大きさは、ｐｎ接合ダイオード（保護素子）に流れる電流容量などによって適宜設定できるが、あまり径が小さいとコンタクト抵抗が増大し電流容量を十分にとることができず、また電極となる金属を微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５に良好に充填することが困難となる。一方、径があまり大きすぎると、層間絶縁膜１２のエッチング時に、層間絶縁膜１２の下に残存する多結晶シリコン膜１３がエッチングされ、その膜厚が減少し、ワイヤボンディングの応力を多結晶シリコン膜１３によって良好に吸収することができない。従って、微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５の径は１〜１０μｍに設定するのが好ましく、２〜５μｍに設定することが更に好ましい。
【００１５】
次に、図１に示した本発明の第１の実施の形態に係わる半導体装置の製造方法の一例を、図２〜図５を参照して説明する。図２〜５に示す用法は一例であり、他の方法によっても図１に示す保護素子を集積化したＭＯＳＦＥＴは製造可能であることはもちろんである。
【００１６】
（イ）まず、図２（ａ）に示すように、表面を鏡面に研磨した不純物密度５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度のｎ＋型のシリコン単結晶からなる半導体基板１を用意する。そして、図２（ｂ）に示すように、四塩化珪素（ＳｉＣｌ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）等を用いて半導体基板１の上に、不純物密度５×１０１３ｃｍ−３〜１×１０１６ｃｍ−３程度のｎ型エピタキシャル成長層９を５μｍ〜５０μｍ堆積する。ｎ型にするために、フォスフィン（ＰＨ３）等のｎ型のドーパントガスを用いる。このエピタキシャル成長層９は、ＭＯＳＦＥＴのドリフト領域２として機能し、半導体基板１は、ドレイン領域（第１主電極領域）３として機能する。
【００１７】
（ロ）次に、図２（ｂ）に示すように、ドリフト領域２の表面に３０ｎｍ〜１００ｎｍのバッファ酸化膜（第１絶縁膜）３１を熱酸化により形成する。そして、バッファ酸化膜３１の表面にレジスト膜５１を塗布した後、図２（ｃ）に示すように、フォトリソグラフィー技術を用いて、レジスト膜５１にベース領域形成予定領域及び電界緩和領域に対応した窓部を開口する。このレジスト膜５１をマスクとしてボロンイオン（１１Ｂ＋）等のｐ型不純物イオンをエピタキシャル成長層９の表面に選択的に注入する。この結果、突部の直下にイオン打ち込み領域４ａ、１４ａが形成される。
【００１８】
（ハ）レジスト膜５１を除去後、熱処理し（ドライブインし）、注入されたイオンを活性化し、不純物密度５×１０１７ｃｍ−３〜７×１０１９ｃｍ−３程度のベース領域４及び電界緩和領域１４を形成する。バッファ酸化膜３１を除去後、厚さ３０ｎｍ〜１５０ｎｍ、好ましくは厚さ５０ｎｍ〜１００ｎｍの薄い酸化膜（第２絶縁膜）３２をエピタキシャル成長層９の全面に熱酸化により形成する。更に、図２（ｄ）に示すように、厚さ３００〜８００ｎｍのポリシリコン膜２５をＣＶＤ法で堆積する。
【００１９】
（ニ）その後、ポリシリコン膜２５の上にレジスト膜５２を塗布し、図２（ｅ）に示すように、このレジスト膜５２をフォトリソグラフィー技術を用いて、ベース領域４よりも広い開口幅の窓部を有するようにパターニングする。このレジスト膜５２をエッチング用マスクとしてポリシリコン膜２５をＲＩＥ法でエッチングする。更に、図２（ｅ）に示すように、このＲＩＥ法のマスクとして用いたレジスト膜５２をイオン注入用マスクとしてボロンイオン（１１Ｂ＋）等のｐ型不純物イオンをベース領域４にオーバーラップするようにイオン注入する。イオン注入のマスクに用いたレジスト膜５２を除去し、熱処理をして注入したイオンを活性化し、熱拡散（ドライブイン）することにより中央部が深く、周辺部が浅い形状のベース領域４を形成する。このとき、電界緩和領域１４も更に深くドライブインされる。更に、新たなレジスト膜５３のパターンを図３（ｆ）に示すようにフォトリソグラフィー技術を用いて形成する。このレジスト膜５３のパターンは、ｐ型ベース領域４の中央部にレジスト膜５３が島状に配置され、このｐ型ベース領域４の中央部にはイオンが注入されないようにする形状である。そして、図３（ｆ）に示すように、砒素イオン（７５Ａｓ＋）等のｎ型不純物イオンをｐ型ベース領域４の表面に選択的に注入する。図３（ｆ）で破線で示したイオン注入領域は外形線をポリシリコン膜で画定され、内形線をレジスト膜５３で画定されたリング形状となる。露出したポリシリコン膜２５はイオン注入のマスクとして機能すると同時に、ポリシリコン膜２５中にもｎ型不純物イオンが注入される。レジスト膜５３を除去後、熱処理すれば、図３（ｇ）に示すように、注入されたイオンは活性化され、不純物密度５×１０１７ｃｍ−３〜７×１０１９ｃｍ−３程度のソース領域（第２主電極領域）５が形成される。即ち、ポリシリコン膜２５をマスクとして用いた自己整合（セルフアライメント）プロセスにより、外形線が画定されたソース領域５が形成され、ポリシリコン膜２５はｎ＋ドープドポリシリコン膜になる。
【００２０】
（ホ）次に、新たなにレジスト膜５４を塗布し、このレジスト膜５４をフォトリソグラフィー技術を用いてパターニングする。このレジスト膜５４をマスクとして、ドープドポリシリコン膜２５をＲＩＥ法で図３（ｈ）に示すようにエッチングする。この結果、ドープドポリシリコン膜２５は、ｐ型ベース領域４の間のドリフト領域２の表面の上方に網目状に形成されたゲート電極６と、電界緩和領域１４の上方に独立した島状のパターンとして形成されたドープドポリシリコン膜２５とに分離される。そして、ゲート電極６の下部の薄い酸化膜３２がゲート絶縁膜１１として機能し、ドープドポリシリコン膜２５の下部の薄い酸化膜３２が薄いフィールド絶縁膜１８として機能する。レジスト膜５４除去後、図３（ｉ）に示すように、厚さ０．３μｍ〜２μｍの酸化膜、若しくは酸化膜とＰＳＧ膜との複合膜等の第３絶縁膜３３をＣＶＤ法で堆積する。そして、新たなレジスト膜５５を第３絶縁膜３３上に塗布し、このレジスト膜５５をフォトリソグラフィ技術を用いて、レジスト膜５５に電極接続領域形成予定領域に対応した窓部を開口する。そして、このレジスト膜５５をマスクとして、図４（ｊ）に示すように、第３絶縁膜３３をＲＩＥ法でエッチングする。このレジスト膜５５及び第３絶縁膜３３をマスクとして、ボロンイオン（１１Ｂ＋）等のｐ型不純物イオンを選択的に注入する。レジスト膜５５を除去後、熱処理し（ドライブインし）、注入されたイオンを活性化し、ｐ−ドープドポリシリコン膜形成領域２５ａ，２５ｂ，２５ｃを形成する。その後、膜厚６００ｎｍ〜１．５μｍ程度のＰＳＧ膜、ＢＰＳＧ膜等の第４絶縁膜３４を第３絶縁膜３３の上にＣＶＤ法で堆積する。そして、図４（ｌ）に示すように、化学的機械研磨（ＣＭＰ）等を用いて、第４絶縁膜３４の表面が平らになるまで平坦化する。この結果、第３絶縁膜３３と第４絶縁膜３４とからなる平坦な表面を有する層間絶縁膜１２が形成される。
【００２１】
（ヘ）次に、層間絶縁膜１２の表面全体にレジスト膜５６を塗布し、図５（ｍ）に示すようにパターニングする。このパターニングされたレジスト膜５６をマスクとして、層間絶縁膜１２の一部をＲＩＥ法で選択的に除去し、図５（ｍ）に示すようにコンタクトホール（ソースコンタクトホール）４１、バイアホール２１、微細バイアホールＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５を形成する。この時紙面の奥の方で、ゲート電極６の一部を露出するゲートコンタクトホールも開孔される。微細バイアホールＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５ の開孔後、レジスト膜５６を除去する。
【００２２】
（ト）次に、スパッタリング法又は電子ビーム（ＥＢ）蒸着法等により厚さ０．５μｍ〜１０μｍ程度のアルミニウム（Ａｌ）又はアルミニウム合金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ−Ｓｉ）膜等の金属膜６１を堆積する。この上にレジスト膜を塗布し、フォトリソグラフィ技術を用いて、レジスト膜をパターニングしてメタライゼーション用マスクを形成する。このメタライゼーション用マスクを用いて、金属膜６１をＲＩＥ法により選択的にエッチングする。その後、電極配線のパターニングに用いたフォトレジスト膜を除去する。この結果、図５（ｏ）に示すように、金属膜がパターニングされ、ボンディングパッド７、及び主電極（第２主電極）として機能するソース電極８が形成される。ボンディングパッド７は紙面の奥で図示を省略したゲートコンタクトホールを被覆している。更に、これらのソース電極８、ボンディングパッド７の形成された側の全面をレジスト膜でカバーした後、半導体基板１の他方の主面の酸化膜を全面エッチングして、露出した半導体基板１（ｎ＋ドレイン領域３）に他の主電極（第１主電極）として機能するドレイン電極１５を形成する。
【００２３】
（チ）裏面（他方の主面）の全面エッチングに用いたレジスト膜を除去し、４００℃〜４５０℃でシンタリングをした後、図１に示すようにボンディングパッド７に対してワイヤ２３を接続すれば、本発明の実施の形態に係わる半導体装置が完成する。
【００２４】
本発明の第１実施の形態に係わる半導体装置の製造方法によれば、上記のような簡略な製造プロセスで、多結晶シリコン膜１３の厚さが、設計通りの３００〜８００ｎｍの厚さ（アズ・デポの厚さ）を維持しているので、ワイヤボンディング時にボンディング圧力でボンディングパッド７の下側に形成された薄いフィールド絶縁膜１８にクラックが生じない。このため、ボンディングパッド７と電界緩和領域１４とが電気的に短絡する不良の発生することがない半導体装置（保護素子内蔵ＭＯＳＦＥＴ）を、高い製造歩留まりで安価に製造することができる。
【００２５】
（第２の実施の形態）
図６に示すように、本発明の第２の実施の形態に係わる半導体装置は、第１主電極領域（コレクタ領域）４３、第２主電極領域（エミッタ領域）４５及び電界緩和領域１４とを少なくとも具備する主素子を構成する半導体基板１と、電界緩和領域１４の上部に設けられた厚さ３０〜１５０ｎｍのフィールド絶縁膜１８と、フィールド絶縁膜１８の上部に接触した主素子の保護素子を構成する多結晶シリコン膜１３と、多結晶シリコン膜１３の上部に接触した層間絶縁膜１２と、層間絶縁膜１２を貫通して多結晶シリコン膜１３を露出させる、マトリクス配置された複数の微細バイアホールＣ３１，・・・・・，Ｃ３５を介して、多結晶シリコン膜１３に接続されるボンディングパッド７を有する半導体装置である。半導体基板は、ｐ＋型（第２導電型）のコレクタ領域４３、コレクタ領域４３の上部のｎ型のドリフト領域２、ドリフト領域２の上部に島状に配置された複数のｐ型（第２導電型）のベース領域（ボディ領域）４、チップの周辺部においてドリフト領域２の上部に配置されたｐ型の電界緩和領域１４、ベース領域４の上部にリング上に形成されたｎ＋型のエミッタ領域４５を有するＩＧＢＴである。
【００２６】
複数のベース領域４の相互の間、及びベース領域４と電界緩和領域１４との間に露出したドリフト領域２の上部にはゲート絶縁膜１１が配置され、このゲート絶縁膜１１の上部には多結晶シリコン膜１３が配置されている。多結晶シリコン膜１３は電界緩和領域１４の上部のゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８の上部にも配置されている。そして、この多結晶シリコン膜１３及びゲート電極６の上部には層間絶縁膜１２が配置されている。そして、多結晶シリコン膜１３は、複数のｎ＋型のドープドポリシリコン膜領域２５ｋ、２５ｌ、２５ｍ、２５ｎと交互に複数のｐ−型（第２導電型）のドープドポリシリコン膜領域２５ａ，２５ｂ，２５ｃが形成され、複数のｐｎ接合ダイオードが直列接続されたダイオード形成領域２５を形成している。そして、平面パターン上電極接続領域２６に位置する層間絶縁膜１２は、微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５を有する。更に、ゲート絶縁膜１１及び層間絶縁膜１２を貫通してベース領域４及びエミッタ領域４５を露出するコンタクトホール４１が形成されている。又、層間絶縁膜１２を貫通してｎ＋ドープドポリシリコン膜領域２５ｋを露出するバイアホール２１が形成されている。コンタクトホール（エミッタコンタクトホール）４１とバイアホール２１を介して、エミッタ電極４６がエミッタ領域４５とｎ＋ドープドポリシリコン膜領域２５ｋを電気的に接続している。そして、第１の実施の形態と同様に、微細バイアホールＣ３１，Ｃ３２，・・・・・，Ｃ３５を介して多結晶シリコン膜に接続されるボンディングパッド７は紙面の奥で、ゲートコンタクトホールを介してゲート電極６に接続されている。
【００２７】
図６に示すように、電界緩和領域１４が、多結晶シリコン膜１３の下方に形成され、多結晶シリコン膜１３の下方に形成されたゲート絶縁膜１１と同一の膜厚の薄いフィールド絶縁膜１８に大きな電界が加わり、フィールド絶縁膜１８が破壊することを防止する。
【００２８】
本発明の第２の実施の形態に係わる半導体装置によれば、多結晶シリコン膜１３のドープドポリシリコン膜領域２５ｎと、ボンディングパッド７が複数の微細バイアホールＣ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ４５を通じて電気的に接続されているため、第１の実施の形態と同様に多結晶シリコン膜１３が、設計通りの膜厚を維持できる。このためボンディング時に、ボンディング圧力により多結晶シリコン膜１３の下側のゲート絶縁膜１１にクラックが発生することが防止され、半導体基板１の電界緩和領域１４とボンディングパッド７との間が多結晶シリコン膜１３を介して電気的に短絡されることがない。
【００２９】
本発明の第２の実施の形態に係わる半導体装置の製造方法は、本発明の第１の実施の形態に係わる半導体装置の製造方法において、ｎ＋型（第１導電型）のシリコン単結晶からなる半導体基板１を用意するところを、本発明の第２の実施の形態に係わる半導体装置の製造方法では、５×１０１８ｃｍ−３〜１×１０２１ｃｍ−３ｐ＋型（第２導電型）のシリコン基板（半導体基板）４３を用意すれば良い。その後の製造方法は、本発明の第１の実施の形態に係わる半導体装置の製造方法と同一であり、ドレイン電極１５をコレクタ電極４４、ドレイン領域３をコレクタ領域４３、ソース電極８をエミッタ電極４６、ソース領域５をエミッタ領域４５と読み替えれば良く、重複した説明を省略する。
【００３０】
本発明の第２の実施の形態に係わる半導体装置の製造方法によれば、簡略な製造プロセスで、多結晶シリコン膜１３からなる保護素子の下側に形成されたゲート絶縁膜１１と同じ厚さの薄いフィールド絶縁膜１８にクラックが生じない。このため、ボンディングパッド７と電界緩和領域１４とが電気的に短絡することがない半導体装置（保護素子内蔵型ＩＧＢＴ）を、高い製造歩留まりで安価に製造することができる。
【００３１】
（その他の実施の形態）
本発明は、第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から、当業者には様々な代替実施の形態、実施例、及び製造工程技術が明らかとなろう。
【００３２】
例えば、上記の第１及び第２の実施の形態の説明においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。
【００３３】
更に、第１及び第２の実施の形態の説明においては、Ｓｉ基板を半導体基板として用いる場合を説明したが、炭化珪素（ＳｉＣ）、ダイアモンド、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の他の半導体材料を用いても構わないことは勿論である。
【００３４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的な範囲は上記説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【００３５】
【発明の効果】
本発明によれば、多結晶シリコン膜の厚さが、設計時の膜厚を維持しているので、ボンディングパッド上にワイヤボンディングしたときのボンディング圧力を多結晶シリコン膜によって吸収することができ、多結晶シリコン膜の下側の薄いフィールド絶縁膜にクラックが発生することを防止することができる。
【００３６】
このため本発明によれば、半導体基板の電界緩和領域とボンディングパッドとの間がフィールド絶縁膜のクラックを介して電気的に短絡されることがない。
【００３７】
従って、本発明によれば、多結晶シリコンから構成される保護素子を主素子の表面に集積化した保護素子内蔵型の半導体装置の信頼性を高め、製造歩留りを向上することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置の一部を示す断面図である。
【図２】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その１）。
【図３】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その２）。
【図４】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その３）。
【図５】本発明の第１の実施の形態に係わる半導体装置の製造工程を示す工程断面図である（その４）。
【図６】本発明の第２の実施の形態に係わる半導体装置の一部を示す断面図である。
【図７】従来のＭＯＳＦＥＴを有する半導体装置の断面図である。
【符号の説明】
１ 半導体基板
２ ドリフト領域
３ ドレイン領域（第１主電極領域）
４ ベース領域
４ａ ベース領域形成予定領域
５ ソース領域（第２主電極領域）
６ ゲート電極
７ ボンディングパッド
８ ソース電極（第２主電極）
９ エピタキシャル成長層
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ 多結晶シリコン膜
１４ 電界緩和領域
１４ａ 電界緩和領域形成予定領域
１５ ドレイン電極 （第１主電極）
１８ 薄いフィールド絶縁膜
２１ バイアホール
２３ ワイヤ
２５ ドープドポリシリコン膜
２５ａ，２５ｂ，２５ｃ ｐ−ドープドポリシリコン領域
２５ｄ，２５ｋ，２５ｍ，２５ｎ ｎ＋ドープドポリシリコン領域
２６ 電極接続領域
２６ａ 電極接続領域形成予定領域
２８ 第１の開口
２９ 第２の開口
３１ バッファ酸化膜（第１絶縁膜）
３２ 薄い酸化膜（第２絶縁膜）
３５ 酸化膜
３３ 第３絶縁膜
３４ 第４絶縁膜
４１ コンタクトホール
４３ コレクタ領域（第１主電極領域）
４４ コレクタ電極（第１主電極）
４５ エミッタ領域（第２主電極領域）
４６ エミッタ電極（第２主電極）
５１，５２，５３，５４，５５、５６ レジスト膜
Ｃ１１，Ｃ１２，・・・・・，Ｃ３１，Ｃ３２，・・・・・，Ｃ３５，・・・・・，Ｃ４５ 微細バイアホール
Claims (9)
- 第１主電極領域、第２主電極領域及び電界緩和領域とを少なくとも具備する主素子を構成する半導体基板と、
前記電界緩和領域の上部に設けられたフィールド絶縁膜と、
前記フィールド絶縁膜の上部に接触し、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有し、前記主素子の保護素子を構成する多結晶シリコン膜と、
前記多結晶シリコン膜の上部に接触し、前記第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、前記第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、前記第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホールを有する層間絶縁膜と、
前記複数の微細バイアホールを介して、前記電極接続領域の第１導電型のドープドポリシリコン領域に接続されるボンディングパッド
とを有することを特徴とする半導体装置。 - 平面パターン上、前記電極接続領域において、前記ボンディングパッドに接続されるワイヤを更に備えることを特徴とする請求項１記載の半導体装置。
- 前記電極接続領域とは異なる位置において、前記層間絶縁膜を貫通して前記多結晶シリコン膜を露出させる、前記微細バイアホールのそれぞれよりも大きな面積のバイアホールを介して、前記第２主電極領域と前記多結晶シリコンとが接続されることを特徴とする請求項１又は２に記載の半導体装置。
- 前記半導体基板は、第１導電型又は第２導電型の第１主電極領域と、
前記第１主電極領域の上部に配置された第１導電型のドリフト領域と、
前記ドリフト領域の上部に配置された第２導電型の電界緩和領域及び複数の第２導電型のベース領域と、
前記ベース領域の上部に配置された第１導電型の第２主電極領域と、
前記複数のベース領域のそれぞれの一部の上部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されたゲート電極とを具備することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。 - 前記フィールド絶縁膜は、前記ゲート絶縁膜と実質的に同一の厚さであることを特徴とする請求項４記載の半導体装置。
- 平面パターン上、前記電極接続領域の内部には、前記複数の微細バイアホールのみが互いに隣接して配置されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
- 前記微細バイアホールの径は、直径１μｍ〜１０μｍであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
- 前記微細バイアホールは、１０〜３０μｍの間隔で互いに隣接して配列されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
- 第１導電型又は第２導電型の第１主電極領域の上部に第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域の一部に第２導電型の複数のベース領域及び第２導電型の電界緩和領域をそれぞれ選択的に形成する工程と、
前記ベース領域内に第１導電型の第２主電極領域を選択的に形成する工程と、
前記複数のベース領域の上部及び前記複数のベース領域の間に露出したドリフト領域の上部にゲート絶縁膜を形成し、
前記電界緩和領域の上部にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜の上部に、交互に形成された複数の第１導電型のドープドポリシリコン領域と複数の第２導電型のドープドポリシリコン領域とを有する多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の上部に層間絶縁膜を形成する工程と、
前記第２導電型のドープドポリシリコン領域の上部を被覆し、平面パターン上、前記第１導電型のドープドポリシリコン領域のみが一様に存在する電極接続領域の内部に、前記第１導電型のドープドポリシリコン領域のみを露出させる、マトリクス配置された複数の微細バイアホール、該微細バイアホールよりも大きな面積で前記多結晶シリコン膜の一部を露出するバイアホール、及び前記第２主電極領域を露出するコンタクトホールを、前記層間絶縁膜の一部を選択的に除去して開口する工程と、
前記複数の微細バイアホールを介して前記電極接続領域の第１導電型のドープドポリシリコン領域に接続するボンディングパッド及び前記コンタクトホールを介して前記第２主電極領域に接続し、前記バイアホールを介して前記多結晶シリコン膜に接続する主電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
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