JPH0897412A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0897412A JPH0897412A JP6235063A JP23506394A JPH0897412A JP H0897412 A JPH0897412 A JP H0897412A JP 6235063 A JP6235063 A JP 6235063A JP 23506394 A JP23506394 A JP 23506394A JP H0897412 A JPH0897412 A JP H0897412A
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Abstract
(57)【要約】
【目的】本発明は、Ｕ字状のトレンチゲートを有する縦
型パワーＭＯＳＦＥＴおよびその製造方法において、Ｇ
−Ｓ間の破壊耐圧を向上できるようにすることを最も主
要な特徴とする。 【構成】たとえば、Ｎ型半導体基板１１の表面に、Ｐ型
ベース層１２およびＮ+型エミッタ層１３を形成した
後、複数の溝１４ａ，１４ｂを形成する。これら溝１４
ａ，１４ｂの内面を含む半導体基板１１上に、酸化膜１
５および窒化膜１６を設計上での素子の動作特性に応じ
た膜厚で順に形成する。そして、ゲート配線領域の窒化
膜１６を選択的に除去した後、再度、上記溝１４ａ，１
４ｂの内面を含む上記半導体基板１１上に酸化膜１７を
形成する。このようにして、ゲート配線領域のゲート電
極配線２１とＮ+ 型エミッタ層１３との間に、分厚いゲ
ート絶縁膜２０を形成する構成とされている。
型パワーＭＯＳＦＥＴおよびその製造方法において、Ｇ
−Ｓ間の破壊耐圧を向上できるようにすることを最も主
要な特徴とする。 【構成】たとえば、Ｎ型半導体基板１１の表面に、Ｐ型
ベース層１２およびＮ+型エミッタ層１３を形成した
後、複数の溝１４ａ，１４ｂを形成する。これら溝１４
ａ，１４ｂの内面を含む半導体基板１１上に、酸化膜１
５および窒化膜１６を設計上での素子の動作特性に応じ
た膜厚で順に形成する。そして、ゲート配線領域の窒化
膜１６を選択的に除去した後、再度、上記溝１４ａ，１
４ｂの内面を含む上記半導体基板１１上に酸化膜１７を
形成する。このようにして、ゲート配線領域のゲート電
極配線２１とＮ+ 型エミッタ層１３との間に、分厚いゲ
ート絶縁膜２０を形成する構成とされている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体装置
およびその製造方法に関するもので、特にＵ字状のトレ
ンチゲートを有する縦型パワーＭＯＳＦＥＴなどに使用
されるものである。
およびその製造方法に関するもので、特にＵ字状のトレ
ンチゲートを有する縦型パワーＭＯＳＦＥＴなどに使用
されるものである。
【０００２】
【従来の技術】たとえば、図７は、縦型パワーＭＯＳＦ
ＥＴの概略構成を示すものである。なお、同図（ａ）
は、縦型パワーＭＯＳＦＥＴの平面図、同図（ｂ）は同
じくＢ−Ｂ線に沿う断面図、同図（ｃ）は同じくＣ−Ｃ
線に沿う断面図である。
ＥＴの概略構成を示すものである。なお、同図（ａ）
は、縦型パワーＭＯＳＦＥＴの平面図、同図（ｂ）は同
じくＢ−Ｂ線に沿う断面図、同図（ｃ）は同じくＣ−Ｃ
線に沿う断面図である。
【０００３】すなわち、従来の縦型パワーＭＯＳＦＥＴ
は、Ｎ型の半導体基板１の表面に、Ｐ型ベース層２、お
よびＮ+ 型エミッタ層３がそれぞれ形成されている。こ
の、Ｐ型ベース層２およびＮ+ 型エミッタ層３が形成さ
れた半導体基板１の主表面には、上記Ｐ型ベース層２お
よびＮ+ 型エミッタ層３を貫いて、素子動作領域を構成
する複数の溝（トレンチ）４ａが形成されている。ま
た、これら溝４ａの相互を接続するように、ゲート配線
領域を構成するための溝４ｂが、上記溝４ａのそれぞれ
に直交して設けられている。
は、Ｎ型の半導体基板１の表面に、Ｐ型ベース層２、お
よびＮ+ 型エミッタ層３がそれぞれ形成されている。こ
の、Ｐ型ベース層２およびＮ+ 型エミッタ層３が形成さ
れた半導体基板１の主表面には、上記Ｐ型ベース層２お
よびＮ+ 型エミッタ層３を貫いて、素子動作領域を構成
する複数の溝（トレンチ）４ａが形成されている。ま
た、これら溝４ａの相互を接続するように、ゲート配線
領域を構成するための溝４ｂが、上記溝４ａのそれぞれ
に直交して設けられている。
【０００４】そして、酸化膜５、窒化膜６および酸化膜
７からなるゲート絶縁膜を介して、上記半導体基板１上
の各溝４ａ，４ｂ内にそれぞれゲート８となるポリシリ
コンが埋め込まれている。また、溝４ａ，４ｂ内に埋め
込まれたポリシリコンの一部を残すことによって、上記
溝４ｂに沿ってゲート電極配線９が形成されている。
７からなるゲート絶縁膜を介して、上記半導体基板１上
の各溝４ａ，４ｂ内にそれぞれゲート８となるポリシリ
コンが埋め込まれている。また、溝４ａ，４ｂ内に埋め
込まれたポリシリコンの一部を残すことによって、上記
溝４ｂに沿ってゲート電極配線９が形成されている。
【０００５】このような構成の縦型パワーＭＯＳＦＥＴ
においては、上記半導体基板１上の上記ゲート電極配線
９を除く領域が保護膜（図示していない）によって被覆
されるとともに、上記半導体基板１よりドレイン電極Ｄ
が、上記Ｎ+ 型エミッタ層３よりソース電極Ｓが、ゲー
ト電極配線９よりゲート電極Ｇが、それぞれ引き出され
るようになっている。
においては、上記半導体基板１上の上記ゲート電極配線
９を除く領域が保護膜（図示していない）によって被覆
されるとともに、上記半導体基板１よりドレイン電極Ｄ
が、上記Ｎ+ 型エミッタ層３よりソース電極Ｓが、ゲー
ト電極配線９よりゲート電極Ｇが、それぞれ引き出され
るようになっている。
【０００６】なお、一般的な縦型パワーＭＯＳＦＥＴの
場合、素子動作領域の溝４ａの本数を増やすほど、大電
流を扱うことが可能な大電力用素子とすることができ
る。しかしながら、上記した縦型パワーＭＯＳＦＥＴで
は、ゲート電極配線９がＮ+ 型エミッタ層３の表面コー
ナー部分を覆う構成となっている。このため、この部分
での電界集中によってゲート絶縁膜の耐圧が低下され
て、Ｇ（ゲート）−Ｓ（ソース）間での耐圧不良が発生
しやすいという問題があった。
場合、素子動作領域の溝４ａの本数を増やすほど、大電
流を扱うことが可能な大電力用素子とすることができ
る。しかしながら、上記した縦型パワーＭＯＳＦＥＴで
は、ゲート電極配線９がＮ+ 型エミッタ層３の表面コー
ナー部分を覆う構成となっている。このため、この部分
での電界集中によってゲート絶縁膜の耐圧が低下され
て、Ｇ（ゲート）−Ｓ（ソース）間での耐圧不良が発生
しやすいという問題があった。
【０００７】ゲート絶縁膜の破壊耐圧はその厚さを増す
ことで改善できるが、酸化膜５および窒化膜６の厚みが
素子の動作特性を決定するものであるため、必要以上に
厚くすることができない。
ことで改善できるが、酸化膜５および窒化膜６の厚みが
素子の動作特性を決定するものであるため、必要以上に
厚くすることができない。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート電極配線がコーナー全体を覆う構成
となっているため、この部分での電界集中によってゲー
ト絶縁膜の耐圧が低下されて、Ｇ−Ｓ間での耐圧不良が
発生しやすいという問題があった。
においては、ゲート電極配線がコーナー全体を覆う構成
となっているため、この部分での電界集中によってゲー
ト絶縁膜の耐圧が低下されて、Ｇ−Ｓ間での耐圧不良が
発生しやすいという問題があった。
【０００９】そこで、この発明は、ゲート絶縁膜の破壊
耐圧を向上でき、Ｇ−Ｓ間での絶縁不良を改善すること
が可能な半導体装置およびその製造方法を提供すること
を目的としている。
耐圧を向上でき、Ｇ−Ｓ間での絶縁不良を改善すること
が可能な半導体装置およびその製造方法を提供すること
を目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板の
主表面に形成された複数の溝内に、第１の酸化膜、窒化
膜、および第２の酸化膜を介して電極材料を埋め込んで
なるものにおいて、前記溝のうち、配線領域に沿う溝の
前記窒化膜が選択的に除去されてなる構成とされてい
る。
めに、この発明の半導体装置にあっては、半導体基板の
主表面に形成された複数の溝内に、第１の酸化膜、窒化
膜、および第２の酸化膜を介して電極材料を埋め込んで
なるものにおいて、前記溝のうち、配線領域に沿う溝の
前記窒化膜が選択的に除去されてなる構成とされてい
る。
【００１１】また、この発明の半導体装置にあっては、
第１導電型の半導体基板と、この半導体基板の表面に形
成された第２導電型の第１の半導体領域と、この第１の
半導体領域上に形成された第１導電型の第２の半導体領
域と、この第２の半導体領域および第１の半導体領域を
貫いて、前記半導体基板の主表面に並列に設けられた複
数の第１の溝と、この第１の溝の相互を接続するよう
に、前記半導体基板の主表面に設けられた第２の溝と、
これら第１，第２の溝の内面を含んで、前記半導体基板
上に設けられた第１の酸化膜と、この第１の酸化膜上
に、前記第２の溝に沿う配線領域を除いて設けられた窒
化膜と、この窒化膜および前記第１の酸化膜上に設けら
れた第２の酸化膜と、この第２の酸化膜を介して、前記
第１の溝内および前記第２の溝に沿う配線領域に対応し
て配設された電極材料とから構成されている。
第１導電型の半導体基板と、この半導体基板の表面に形
成された第２導電型の第１の半導体領域と、この第１の
半導体領域上に形成された第１導電型の第２の半導体領
域と、この第２の半導体領域および第１の半導体領域を
貫いて、前記半導体基板の主表面に並列に設けられた複
数の第１の溝と、この第１の溝の相互を接続するよう
に、前記半導体基板の主表面に設けられた第２の溝と、
これら第１，第２の溝の内面を含んで、前記半導体基板
上に設けられた第１の酸化膜と、この第１の酸化膜上
に、前記第２の溝に沿う配線領域を除いて設けられた窒
化膜と、この窒化膜および前記第１の酸化膜上に設けら
れた第２の酸化膜と、この第２の酸化膜を介して、前記
第１の溝内および前記第２の溝に沿う配線領域に対応し
て配設された電極材料とから構成されている。
【００１２】さらに、この発明の半導体装置の製造方法
にあっては、第１導電型の半導体基板の表面に第２導電
型の第１の半導体領域を形成し、この第１の半導体領域
上に第１導電型の第２の半導体領域を形成し、この第２
の半導体領域および第１の半導体領域を貫いて、前記半
導体基板の主表面に並列に複数の第１の溝を形成し、こ
の第１の溝の相互を接続するように、前記半導体基板の
主表面に第２の溝を形成し、これら第１，第２の溝の内
面を含んで、前記半導体基板上に第１の酸化膜を堆積さ
せ、この第１の酸化膜上に窒化膜を堆積させ、この窒化
膜を選択的に除去して、前記第２の溝に沿う配線領域の
前記第１の酸化膜を露出させ、この窒化膜上、および窒
化膜上に露出された前記第１の酸化膜上に第２の酸化膜
を成長させ、この第２の酸化膜を介して、前記第１，第
２の溝内を埋め込むべく、前記半導体基板上に電極材料
を堆積させ、この後、前記半導体基板上の前記電極材料
を選択的に除去して、前記窒化膜の除去された前記第２
の溝に沿う配線領域内に電極を形成する各工程からなっ
ている。
にあっては、第１導電型の半導体基板の表面に第２導電
型の第１の半導体領域を形成し、この第１の半導体領域
上に第１導電型の第２の半導体領域を形成し、この第２
の半導体領域および第１の半導体領域を貫いて、前記半
導体基板の主表面に並列に複数の第１の溝を形成し、こ
の第１の溝の相互を接続するように、前記半導体基板の
主表面に第２の溝を形成し、これら第１，第２の溝の内
面を含んで、前記半導体基板上に第１の酸化膜を堆積さ
せ、この第１の酸化膜上に窒化膜を堆積させ、この窒化
膜を選択的に除去して、前記第２の溝に沿う配線領域の
前記第１の酸化膜を露出させ、この窒化膜上、および窒
化膜上に露出された前記第１の酸化膜上に第２の酸化膜
を成長させ、この第２の酸化膜を介して、前記第１，第
２の溝内を埋め込むべく、前記半導体基板上に電極材料
を堆積させ、この後、前記半導体基板上の前記電極材料
を選択的に除去して、前記窒化膜の除去された前記第２
の溝に沿う配線領域内に電極を形成する各工程からなっ
ている。
【００１３】
【作用】この発明は、上記した手段により、配線領域内
の酸化膜だけを厚く形成できるようになるため、素子の
動作特性に影響することなく、ゲート絶縁膜の破壊強度
を高めることが可能となるものである。
の酸化膜だけを厚く形成できるようになるため、素子の
動作特性に影響することなく、ゲート絶縁膜の破壊強度
を高めることが可能となるものである。
【００１４】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかるＵ字状のトレ
ンチゲートを有する縦型パワーＭＯＳＦＥＴの概略構成
を示すものである。なお、同図（ａ）は、縦型パワーＭ
ＯＳＦＥＴの平面図、同図（ｂ）は同じくＢ−Ｂ線に沿
う断面図、同図（ｃ）は同じくＣ−Ｃ線に沿う断面図で
ある。
照して説明する。図１は、本発明にかかるＵ字状のトレ
ンチゲートを有する縦型パワーＭＯＳＦＥＴの概略構成
を示すものである。なお、同図（ａ）は、縦型パワーＭ
ＯＳＦＥＴの平面図、同図（ｂ）は同じくＢ−Ｂ線に沿
う断面図、同図（ｃ）は同じくＣ−Ｃ線に沿う断面図で
ある。
【００１５】すなわち、この縦型パワーＭＯＳＦＥＴ
は、たとえばＮ型の半導体基板１１の表面に、Ｐ型ベー
ス層１２およびＮ+ 型エミッタ層１３が、それぞれ形成
されている。
は、たとえばＮ型の半導体基板１１の表面に、Ｐ型ベー
ス層１２およびＮ+ 型エミッタ層１３が、それぞれ形成
されている。
【００１６】この、Ｐ型ベース層１２およびＮ+ 型エミ
ッタ層１３が形成された半導体基板１１の主表面には、
上記Ｐ型ベース層１２およびＮ+ 型エミッタ層１３を貫
いて、複数の溝（トレンチ）１４ａが形成されている。
溝１４ａのそれぞれは、等間隔に並列に配置されて素子
動作領域を構成している。この素子動作領域の溝１４ａ
の本数を増やすほど、縦型パワーＭＯＳＦＥＴでは大電
流を扱うことが可能となっている。
ッタ層１３が形成された半導体基板１１の主表面には、
上記Ｐ型ベース層１２およびＮ+ 型エミッタ層１３を貫
いて、複数の溝（トレンチ）１４ａが形成されている。
溝１４ａのそれぞれは、等間隔に並列に配置されて素子
動作領域を構成している。この素子動作領域の溝１４ａ
の本数を増やすほど、縦型パワーＭＯＳＦＥＴでは大電
流を扱うことが可能となっている。
【００１７】また、上記半導体基板１１の主表面には、
これら溝１４ａの相互を接続するように、各溝１４ａの
それぞれに直交してゲート配線領域を構成するための溝
１４ｂが設けられている。
これら溝１４ａの相互を接続するように、各溝１４ａの
それぞれに直交してゲート配線領域を構成するための溝
１４ｂが設けられている。
【００１８】そして、素子動作領域においては、酸化膜
１５、窒化膜１６および酸化膜１７からなるゲート絶縁
膜１８を介して、上記半導体基板１１上の溝１４ａ内に
ゲート１９となるポリシリコンが埋め込まれている。
１５、窒化膜１６および酸化膜１７からなるゲート絶縁
膜１８を介して、上記半導体基板１１上の溝１４ａ内に
ゲート１９となるポリシリコンが埋め込まれている。
【００１９】一方、ゲート配線領域においては、上記酸
化膜１５，１７からなるゲート絶縁膜２０を介して上記
溝１４ｂ内にポリシリコンが埋め込まれているととも
に、その溝１４ｂ内に埋め込まれたポリシリコンの一部
を上記半導体基板１１の表面上に残すことによって、上
記溝１４ｂに沿ってゲート電極配線２１が形成されてい
る。
化膜１５，１７からなるゲート絶縁膜２０を介して上記
溝１４ｂ内にポリシリコンが埋め込まれているととも
に、その溝１４ｂ内に埋め込まれたポリシリコンの一部
を上記半導体基板１１の表面上に残すことによって、上
記溝１４ｂに沿ってゲート電極配線２１が形成されてい
る。
【００２０】このような構成の縦型パワーＭＯＳＦＥＴ
においては、上記半導体基板１１上の上記ゲート電極配
線２１を除く領域が保護膜（図示していない）によって
被覆されるとともに、上記半導体基板１１の一端よりド
レイン電極Ｄが、上記Ｎ+ 型エミッタ層１３の一端より
ソース電極Ｓが、ゲート電極配線２１の一端よりゲート
電極Ｇが、それぞれ引き出されるようになっている。
においては、上記半導体基板１１上の上記ゲート電極配
線２１を除く領域が保護膜（図示していない）によって
被覆されるとともに、上記半導体基板１１の一端よりド
レイン電極Ｄが、上記Ｎ+ 型エミッタ層１３の一端より
ソース電極Ｓが、ゲート電極配線２１の一端よりゲート
電極Ｇが、それぞれ引き出されるようになっている。
【００２１】次に、図２〜図４を参照して、上記した構
成の縦型パワーＭＯＳＦＥＴの製造プロセスについて説
明する。なお、各図（ａ）はそれぞれ素子動作領域の部
分を断面にして示すもので、また、各図（ｂ）はそれぞ
れゲート配線領域の部分を断面にして示している。
成の縦型パワーＭＯＳＦＥＴの製造プロセスについて説
明する。なお、各図（ａ）はそれぞれ素子動作領域の部
分を断面にして示すもので、また、各図（ｂ）はそれぞ
れゲート配線領域の部分を断面にして示している。
【００２２】まず、Ｎ型のＳｉウェーハを半導体基板１
１とし、その表面に、ボロンインプラおよび拡散により
Ｐ型ベース層１２が形成される。続いて、ヒ素インプラ
および拡散によりＮ+ 型エミッタ層１３が形成される。
１とし、その表面に、ボロンインプラおよび拡散により
Ｐ型ベース層１２が形成される。続いて、ヒ素インプラ
および拡散によりＮ+ 型エミッタ層１３が形成される。
【００２３】この後、Ｓｉ ＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）の選択エッチングにより、
上記半導体基板１１の主表面に、上記Ｐ型ベース層１２
およびＮ+ 型エミッタ層１３を貫いて複数の溝１４ａ，
１４ｂが形成される。
Ｉｏｎ Ｅｔｃｈｉｎｇ）の選択エッチングにより、
上記半導体基板１１の主表面に、上記Ｐ型ベース層１２
およびＮ+ 型エミッタ層１３を貫いて複数の溝１４ａ，
１４ｂが形成される。
【００２４】そして、酸化および減圧ＳｉＮ ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）により、上記溝１４ａ，１４ｂの内面を含む上記半
導体基板１１上に酸化膜１５および窒化膜１６が順に形
成される。上記酸化膜１５および窒化膜１６は、設計上
での素子の動作特性に応じて、たとえば５０ｎｍ，２０
ｎｍの膜厚によりそれぞれ形成される（以上、図２）。
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）により、上記溝１４ａ，１４ｂの内面を含む上記半
導体基板１１上に酸化膜１５および窒化膜１６が順に形
成される。上記酸化膜１５および窒化膜１６は、設計上
での素子の動作特性に応じて、たとえば５０ｎｍ，２０
ｎｍの膜厚によりそれぞれ形成される（以上、図２）。
【００２５】上記窒化膜１６のうち、ゲート配線領域の
窒化膜１６については、ＲＩＥの選択エッチングによっ
て選択的に除去され、その下の酸化膜１５が露出される
（図３）。
窒化膜１６については、ＲＩＥの選択エッチングによっ
て選択的に除去され、その下の酸化膜１５が露出される
（図３）。
【００２６】この後、再度の酸化により、上記溝１４
ａ，１４ｂの内面を含む上記半導体基板１１上に酸化膜
１７が形成される（図４）。この酸化膜１７の形成は、
ゲート配線領域においては、たとえば２００ｎｍ厚程度
のゲート絶縁膜２０が形成されるようにし、素子動作領
域においては、従来装置と同程度の厚さのゲート絶縁膜
１８が形成されるようにする。
ａ，１４ｂの内面を含む上記半導体基板１１上に酸化膜
１７が形成される（図４）。この酸化膜１７の形成は、
ゲート配線領域においては、たとえば２００ｎｍ厚程度
のゲート絶縁膜２０が形成されるようにし、素子動作領
域においては、従来装置と同程度の厚さのゲート絶縁膜
１８が形成されるようにする。
【００２７】すなわち、酸化膜１７は、上記酸化膜１５
上では相互拡散作用により十分に成長され、一方、上記
窒化膜１６上ではその成長が抑えられる。これにより、
素子動作領域の酸化膜１７に対して、ゲート配線領域に
おける酸化膜１７は十分な厚さをもって形成される。
上では相互拡散作用により十分に成長され、一方、上記
窒化膜１６上ではその成長が抑えられる。これにより、
素子動作領域の酸化膜１７に対して、ゲート配線領域に
おける酸化膜１７は十分な厚さをもって形成される。
【００２８】続いて、上記半導体基板１１上にポリシリ
コンが堆積されて、上記溝１４ａ，１４ｂ内が埋め込ま
れる（図５）。そして、ＲＩＥの選択エッチングにより
ポリシリコンが選択的に除去されて、素子動作領域にお
いては、上記溝１４ａ内にのみポリシリコンが残されて
ゲート１９が形成される。また、ゲート配線領域におい
ては、ポリシリコンの一部が上記半導体基板１１の表面
上にも残されることによって、ゲート電極配線２１が形
成される。
コンが堆積されて、上記溝１４ａ，１４ｂ内が埋め込ま
れる（図５）。そして、ＲＩＥの選択エッチングにより
ポリシリコンが選択的に除去されて、素子動作領域にお
いては、上記溝１４ａ内にのみポリシリコンが残されて
ゲート１９が形成される。また、ゲート配線領域におい
ては、ポリシリコンの一部が上記半導体基板１１の表面
上にも残されることによって、ゲート電極配線２１が形
成される。
【００２９】この場合、ゲート電極配線２１がＮ+ 型エ
ミッタ層１３の表面コーナー部分を覆う構成となってい
るが、ゲート電極配線２１とＮ+ 型エミッタ層１３との
間には非常に厚いゲート絶縁膜２０が存在するため、こ
の部分での電界集中によってゲート絶縁膜２０の耐圧が
低下されることはない。
ミッタ層１３の表面コーナー部分を覆う構成となってい
るが、ゲート電極配線２１とＮ+ 型エミッタ層１３との
間には非常に厚いゲート絶縁膜２０が存在するため、こ
の部分での電界集中によってゲート絶縁膜２０の耐圧が
低下されることはない。
【００３０】しかも、ゲート電極配線２１の下のゲート
絶縁膜２０だけを分厚くするようにしているため、素子
の動作特性が左右されるといった心配もない。しかる
後、素子動作領域においては保護膜（図示していない）
を介して上記Ｎ+ 型エミッタ層１３からソース電極Ｓ
が、ゲート配線領域においてはゲート電極配線２１から
ゲート電極Ｇが、さらに、半導体基板１１の裏面からは
ドレイン電極Ｄがそれぞれ取り出されることにより、前
記の図１に示した縦型パワーＭＯＳＦＥＴが製造され
る。
絶縁膜２０だけを分厚くするようにしているため、素子
の動作特性が左右されるといった心配もない。しかる
後、素子動作領域においては保護膜（図示していない）
を介して上記Ｎ+ 型エミッタ層１３からソース電極Ｓ
が、ゲート配線領域においてはゲート電極配線２１から
ゲート電極Ｇが、さらに、半導体基板１１の裏面からは
ドレイン電極Ｄがそれぞれ取り出されることにより、前
記の図１に示した縦型パワーＭＯＳＦＥＴが製造され
る。
【００３１】このような構成の縦型パワーＭＯＳＦＥＴ
によれば、たとえば図６に示すように、Ｄ−Ｓ間に流れ
る１μＡの電流がリークした際のＧ−Ｓ間の電圧を約４
０Ｖ（従来装置では約３５Ｖであった）まで向上させる
ことができた。
によれば、たとえば図６に示すように、Ｄ−Ｓ間に流れ
る１μＡの電流がリークした際のＧ−Ｓ間の電圧を約４
０Ｖ（従来装置では約３５Ｖであった）まで向上させる
ことができた。
【００３２】上記したように、ゲート配線領域内のゲー
ト絶縁膜だけを厚く形成するようにしている。すなわ
ち、ゲート電極配線下のゲート絶縁膜は素子の動作特性
に影響しないため、これを厚くすることで、ゲート絶縁
膜の破壊強度を高めるようにしている。これにより、コ
ーナー部分でのＧ−Ｓ間の破壊耐圧を向上することが可
能となる。したがって、素子の動作特性に影響すること
なく、Ｇ−Ｓ間での絶縁不良の発生を簡単に防止できる
ようになるものである。
ト絶縁膜だけを厚く形成するようにしている。すなわ
ち、ゲート電極配線下のゲート絶縁膜は素子の動作特性
に影響しないため、これを厚くすることで、ゲート絶縁
膜の破壊強度を高めるようにしている。これにより、コ
ーナー部分でのＧ−Ｓ間の破壊耐圧を向上することが可
能となる。したがって、素子の動作特性に影響すること
なく、Ｇ−Ｓ間での絶縁不良の発生を簡単に防止できる
ようになるものである。
【００３３】しかも、何ら特別な工程を必要とすること
なく、ゲート配線領域における窒化膜を除去する工程を
追加するのみで容易に実現が可能である。なお、上記実
施例においては、Ｎ型の半導体基板の表面に、Ｐ型ベー
ス層およびＮ+ 型エミッタ層をそれぞれ形成してなる縦
型パワーＭＯＳＦＥＴを例に説明したが、これに限ら
ず、たとえばＰ型の半導体基板の表面に、Ｎ型ベース層
およびＰ+ エミッタ層をそれぞれ形成してなる縦型パワ
ーＭＯＳＦＥＴにも同様に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
なく、ゲート配線領域における窒化膜を除去する工程を
追加するのみで容易に実現が可能である。なお、上記実
施例においては、Ｎ型の半導体基板の表面に、Ｐ型ベー
ス層およびＮ+ 型エミッタ層をそれぞれ形成してなる縦
型パワーＭＯＳＦＥＴを例に説明したが、これに限ら
ず、たとえばＰ型の半導体基板の表面に、Ｎ型ベース層
およびＰ+ エミッタ層をそれぞれ形成してなる縦型パワ
ーＭＯＳＦＥＴにも同様に適用できる。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【００３４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ゲート絶縁膜の破壊耐圧を向上でき、Ｇ−Ｓ間での
絶縁不良を改善することが可能な半導体装置およびその
製造方法を提供できる。
ば、ゲート絶縁膜の破壊耐圧を向上でき、Ｇ−Ｓ間での
絶縁不良を改善することが可能な半導体装置およびその
製造方法を提供できる。
【図１】この発明の一実施例にかかる縦型パワーＭＯＳ
ＦＥＴの概略を示す構成図。
ＦＥＴの概略を示す構成図。
【図２】同じく、縦型パワーＭＯＳＦＥＴの製造プロセ
スについて示す第１の断面図。
スについて示す第１の断面図。
【図３】同じく、縦型パワーＭＯＳＦＥＴの製造プロセ
スについて示す第２の断面図。
スについて示す第２の断面図。
【図４】同じく、縦型パワーＭＯＳＦＥＴの製造プロセ
スについて示す第３の断面図。
スについて示す第３の断面図。
【図５】同じく、縦型パワーＭＯＳＦＥＴの製造プロセ
スについて示す第４の断面図。
スについて示す第４の断面図。
【図６】同じく、縦型パワーＭＯＳＦＥＴのＧ−Ｓ間で
の破壊耐圧を従来装置と比較して示す特性図。
の破壊耐圧を従来装置と比較して示す特性図。
【図７】従来技術とその問題点を説明するために示す縦
型パワーＭＯＳＦＥＴの概略構成図。
型パワーＭＯＳＦＥＴの概略構成図。
１１…半導体基板（Ｎ型）、１２…ベース層（Ｐ型）、
１３…エミッタ層（Ｎ+ 型）、１４ａ，１４ｂ…溝（ト
レンチ）、１５…酸化膜、１６…窒化膜、１７…酸化
膜、１８，２０…ゲート絶縁膜、１９…ゲート、２１…
ゲート電極配線。
１３…エミッタ層（Ｎ+ 型）、１４ａ，１４ｂ…溝（ト
レンチ）、１５…酸化膜、１６…窒化膜、１７…酸化
膜、１８，２０…ゲート絶縁膜、１９…ゲート、２１…
ゲート電極配線。
Claims (3)
- 【請求項１】 半導体基板の主表面に形成された複数の
溝内に、第１の酸化膜、窒化膜、および第２の酸化膜を
介して電極材料を埋め込んでなる半導体装置において、 前記溝のうち、配線領域に沿う溝の前記窒化膜が選択的
に除去されてなることを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板と、 この半導体基板の表面に形成された第２導電型の第１の
半導体領域と、 この第１の半導体領域上に形成された第１導電型の第２
の半導体領域と、 この第２の半導体領域および第１の半導体領域を貫い
て、前記半導体基板の主表面に並列に設けられた複数の
第１の溝と、 この第１の溝の相互を接続するように、前記半導体基板
の主表面に設けられた第２の溝と、 これら第１，第２の溝の内面を含んで、前記半導体基板
上に設けられた第１の酸化膜と、 この第１の酸化膜上に、前記第２の溝に沿う配線領域を
除いて設けられた窒化膜と、 この窒化膜および前記第１の酸化膜上に設けられた第２
の酸化膜と、 この第２の酸化膜を介して、前記第１の溝内および前記
第２の溝に沿う配線領域に対応して配設された電極材料
とを具備したことを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板の表面に第２導
電型の第１の半導体領域を形成し、 この第１の半導体領域上に第１導電型の第２の半導体領
域を形成し、 この第２の半導体領域および第１の半導体領域を貫い
て、前記半導体基板の主表面に並列に複数の第１の溝を
形成し、 この第１の溝の相互を接続するように、前記半導体基板
の主表面に第２の溝を形成し、 これら第１，第２の溝の内面を含んで、前記半導体基板
上に第１の酸化膜を堆積させ、 この第１の酸化膜上に窒化膜を堆積させ、 この窒化膜を選択的に除去して、前記第２の溝に沿う配
線領域の前記第１の酸化膜を露出させ、 この窒化膜上、および窒化膜上に露出された前記第１の
酸化膜上に第２の酸化膜を成長させ、 この第２の酸化膜を介して、前記第１，第２の溝内を埋
め込むべく、前記半導体基板上に電極材料を堆積させ、 この後、前記半導体基板上の前記電極材料を選択的に除
去して、前記窒化膜の除去された前記第２の溝に沿う配
線領域内に電極を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23506394A JP3155894B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置およびその製造方法 |
| US08/510,654 US5610422A (en) | 1994-09-29 | 1995-08-03 | Semiconductor device having a buried insulated gate |
| US08/746,846 US5726088A (en) | 1994-09-29 | 1996-11-15 | Method of manufacturing a semiconductor device having a buried insulated gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23506394A JP3155894B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897412A true JPH0897412A (ja) | 1996-04-12 |
| JP3155894B2 JP3155894B2 (ja) | 2001-04-16 |
Family
ID=16980530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23506394A Expired - Fee Related JP3155894B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5610422A (ja) |
| JP (1) | JP3155894B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005197274A (ja) * | 2003-12-26 | 2005-07-21 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2014099449A (ja) * | 2012-11-13 | 2014-05-29 | Sanken Electric Co Ltd | 半導体装置の製造方法、半導体装置 |
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| JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP3299283B2 (ja) * | 1997-08-29 | 2002-07-08 | 三菱電機株式会社 | 絶縁ゲート型半導体装置とその製造方法 |
| JPH11204782A (ja) | 1998-01-08 | 1999-07-30 | Toshiba Corp | 半導体装置およびその製造方法 |
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| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
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| JP5074172B2 (ja) * | 2007-12-21 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | メサ型半導体装置及びその製造方法 |
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| DE102015201045B4 (de) * | 2015-01-22 | 2019-09-26 | Infineon Technologies Austria Ag | Mit einer hohen Gate-Spannung betreibbarer Hochspannungstransistor, Verfahren zum Steuern desselben und Schaltungsanordnung |
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1994
- 1994-09-29 JP JP23506394A patent/JP3155894B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-03 US US08/510,654 patent/US5610422A/en not_active Expired - Lifetime
-
1996
- 1996-11-15 US US08/746,846 patent/US5726088A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US5726088A (en) | 1998-03-10 |
| US5610422A (en) | 1997-03-11 |
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