JPH02144971A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02144971A JPH02144971A JP63298386A JP29838688A JPH02144971A JP H02144971 A JPH02144971 A JP H02144971A JP 63298386 A JP63298386 A JP 63298386A JP 29838688 A JP29838688 A JP 29838688A JP H02144971 A JPH02144971 A JP H02144971A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に係り。
特にいわゆる縦型の絶縁ゲート型（以下ＭＩＳと略す）
電界効果トランジスタ（以下ＦＥＴと略す）を有する半
導体装置及びその製造方法に関する。
電界効果トランジスタ（以下ＦＥＴと略す）を有する半
導体装置及びその製造方法に関する。
従来、チャネルの電流が基板に対し縦に流れるいわゆる
縦型のＭＩＳＦＥＴについては、特開昭５８−３２８７
及びアイ・イー・デー・エム、テクニカル ダイジェス
ト、第６７４頁〜第６７７頁（１９８７）（ＩＤＥＭ、
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、６７４〜
６７７ （１９８７））に論じられている６前者に記載
のＭＩＳＦＥＴの断面図を第７図に示す６高濃度半導体
基板１上にｎ型ドレイン領域２．ｐ型ベース領域３、ｎ
型ソース領域４が順次形成され、上記ｎ型ソース領域４
からｎ型ドレイン領域２に達するように形成された溝中
にゲート絶縁膜５を介してゲート電極６が埋め込まれて
いる。７はソース電極、８はドレイン電極、９はシリコ
ン酸化膜である。このＭＩＳＦＥＴは、チャネルの電流
が縦に流れるため。
縦型のＭＩＳＦＥＴについては、特開昭５８−３２８７
及びアイ・イー・デー・エム、テクニカル ダイジェス
ト、第６７４頁〜第６７７頁（１９８７）（ＩＤＥＭ、
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ、６７４〜
６７７ （１９８７））に論じられている６前者に記載
のＭＩＳＦＥＴの断面図を第７図に示す６高濃度半導体
基板１上にｎ型ドレイン領域２．ｐ型ベース領域３、ｎ
型ソース領域４が順次形成され、上記ｎ型ソース領域４
からｎ型ドレイン領域２に達するように形成された溝中
にゲート絶縁膜５を介してゲート電極６が埋め込まれて
いる。７はソース電極、８はドレイン電極、９はシリコ
ン酸化膜である。このＭＩＳＦＥＴは、チャネルの電流
が縦に流れるため。
単位セル当りの電流密度が増大し、オン抵抗が減少して
いる。また、ソース領域がプレーナー型より小さく形成
されているので、ソースをエミッタとし、ドレイン領域
２とベース領域３とで構成される寄生バイポーラトラン
ジスタの動作が低く抑えられ、Ｌ負荷ラッチング耐量や
熱的破壊強度が向上した。
いる。また、ソース領域がプレーナー型より小さく形成
されているので、ソースをエミッタとし、ドレイン領域
２とベース領域３とで構成される寄生バイポーラトラン
ジスタの動作が低く抑えられ、Ｌ負荷ラッチング耐量や
熱的破壊強度が向上した。
上記従来技術は、素子の信頼性について十分な配慮がさ
れておらず、Ｌ負荷ラッチング耐量がなお不十分である
という問題があった。
れておらず、Ｌ負荷ラッチング耐量がなお不十分である
という問題があった。
本発明の目的は、Ｌ負荷ラッチング耐量の向上した信頼
性に優れた半導体装置及びその製造方法を提供すること
にある。
性に優れた半導体装置及びその製造方法を提供すること
にある。
上記目的は、（１）半導体基板中に、ドレイン領域を形
成する第１導電形の第１の領域を配置し。
成する第１導電形の第１の領域を配置し。
上記基板の表面から該第１の領域に達する溝を設け、該
溝の中に絶縁膜を介してゲート電極を配置し、上記溝外
側面上方に、ソース領域を形成する第１導電形の第２の
領域を、その下方に第２導電形の第３の領域を配置し、
該第３の領域に基板に実質的に垂直なチャネルを形成す
る絶縁ゲート型電界効果トランジスタを有する半導体装
置において、上記第３の領域が上記第１の領域と接する
面の所望の部分を上記溝より深い位置に設けたことを特
徴とする半導体装置、（２）第１導電型の基板中に第２
導電型の不純物を導入して第３の領域を形成する工程、
該第３の領域の所望の部分にさらに第２導電型の不純物
を導入して該所望の部分の底部を他の第３の領域の底部
より深い位置に設ける工程、上記基板表面に絶縁物のパ
ターンを形成し、絶縁物のマスクを形成する工程、該マ
スクを用いて第１導電型の不純物を導入し、ソース領域
となる第２の領域を形成する工程、上記マスクを用いて
、上記第３の領域の所望の部分の底部より浅く、他の第
３の領域の底部より深い溝を形成する工程及び該溝中の
周囲にゲート絶縁膜を設け、さらにその内側にゲート電
極を設ける工程を含み、上記第３の領域に、基板に実質
的に丞直なチャネルを有する絶縁ゲート型電界効果トラ
ンジスタを製造することを特徴とする半導体装置の製造
方法によって達成される。
溝の中に絶縁膜を介してゲート電極を配置し、上記溝外
側面上方に、ソース領域を形成する第１導電形の第２の
領域を、その下方に第２導電形の第３の領域を配置し、
該第３の領域に基板に実質的に垂直なチャネルを形成す
る絶縁ゲート型電界効果トランジスタを有する半導体装
置において、上記第３の領域が上記第１の領域と接する
面の所望の部分を上記溝より深い位置に設けたことを特
徴とする半導体装置、（２）第１導電型の基板中に第２
導電型の不純物を導入して第３の領域を形成する工程、
該第３の領域の所望の部分にさらに第２導電型の不純物
を導入して該所望の部分の底部を他の第３の領域の底部
より深い位置に設ける工程、上記基板表面に絶縁物のパ
ターンを形成し、絶縁物のマスクを形成する工程、該マ
スクを用いて第１導電型の不純物を導入し、ソース領域
となる第２の領域を形成する工程、上記マスクを用いて
、上記第３の領域の所望の部分の底部より浅く、他の第
３の領域の底部より深い溝を形成する工程及び該溝中の
周囲にゲート絶縁膜を設け、さらにその内側にゲート電
極を設ける工程を含み、上記第３の領域に、基板に実質
的に丞直なチャネルを有する絶縁ゲート型電界効果トラ
ンジスタを製造することを特徴とする半導体装置の製造
方法によって達成される。
前記第７図に示した従来の半導体装置では、本発明にお
ける前記第３の領域に相当するベース領域３とドレイン
領域２とが接する面が、絶縁膜を介してゲート電極と接
する所でブレークダウンが生じる。
ける前記第３の領域に相当するベース領域３とドレイン
領域２とが接する面が、絶縁膜を介してゲート電極と接
する所でブレークダウンが生じる。
それに対して本発明では、前記第３の領域の所望の部分
、すなわち、より深い位置にその底部がある部分から下
方にブレークダウンが発生する。
、すなわち、より深い位置にその底部がある部分から下
方にブレークダウンが発生する。
そのためＬ負荷ラッチング耐量は向上する。
以下、本発明の一実施例を第１図により説明する。第１
図は縦型パワーＭＯ８ＦＥＴの主要セル部の断面構造図
である。抵抗率が０．０１Ω・Ｃｌｌ１のｎ形高濃度半
導体基板１の上に抵抗率が０．８Ω・ｃｌｌｌ、厚さが
１０μ厘のｎ形エピタキシャル層からなるドレイン領域
２、その上にシート抵抗が５００Ω／口、深さが１．０
μｍのｐ形ベース領域３が形成されている。この領域は
前記第３の領域に相当するが以下ベース領域という。こ
の領域の一部はｐ形の高濃度ベース領域１３が存在し、
その深さは１．５μｍである。表面からドレイン領域２
に達する溝中には。
図は縦型パワーＭＯ８ＦＥＴの主要セル部の断面構造図
である。抵抗率が０．０１Ω・Ｃｌｌ１のｎ形高濃度半
導体基板１の上に抵抗率が０．８Ω・ｃｌｌｌ、厚さが
１０μ厘のｎ形エピタキシャル層からなるドレイン領域
２、その上にシート抵抗が５００Ω／口、深さが１．０
μｍのｐ形ベース領域３が形成されている。この領域は
前記第３の領域に相当するが以下ベース領域という。こ
の領域の一部はｐ形の高濃度ベース領域１３が存在し、
その深さは１．５μｍである。表面からドレイン領域２
に達する溝中には。
厚さ５０ｎｍのゲート酸化膜５が周囲に設けられ、その
中に多結晶シリコンのゲート電極６が設けられている。
中に多結晶シリコンのゲート電極６が設けられている。
溝の外側上部には、溝に接してシート抵抗が５００Ω／
口、深さが０．５μｍのｎ形高濃度ソース領域４が設け
られている。７はＡＱのソース電極、８はＴｉ−Ｎｉ−
Ａｇのドレイン電極そして９はシリコン酸化膜である。
口、深さが０．５μｍのｎ形高濃度ソース領域４が設け
られている。７はＡＱのソース電極、８はＴｉ−Ｎｉ−
Ａｇのドレイン電極そして９はシリコン酸化膜である。
第２図はこの縦型パワーＭＯ８ＦＥＴの製造プロセスを
示す主要部の断面構造図である。（ａ）ｎ十高濃度半導
体基板１の上にｎ形エピタキシャル層を成長させｐ型ベ
ース領域３を１．０μｍの深さに形成する。（ｂ）厚さ
０．２μｍのシリコン窒化膜１０を所望のパターンに形
成し、その上にホトレジスト１０３を所望のパターンに
形成する。高エネルギーイオン打ち込みによりＢをＩ
Ｘ １０”ａｍ−”打ち込み、ホトレジスト膜１０３を
除去後熱処理によりＢを拡散し高濃度ベース領域１３を
１８４５μｍの深さ迄形成する。従ってこの状態では（
ｂ）に示した断面構造からホトレジスト膜１０３が除が
れた構造となっている。（ｃ）上記シリコン窒化膜１ｏ
の上にホトレジスト膜１０４を形成し、所望の形状とす
る。開口部にｌＸｌ０”／ａｍ”の砒素をイオン打ち込
みし、熱処理により、０．５μｍの深さにしてソース領
域４を形成する。（ｄ）しかる後、５ｊｃＱ４ガスのド
ライエツチングにより、深さ１．１μｍのＵ字形溝１１
を形成する。このときシリコン窒化膜の削れ量は約０．
１μｍである。（ｅ）そして厚さ５０ｎｍのシリコン酸
化膜をゲート絶縁膜５としてＣＶＤ法により被着する。
示す主要部の断面構造図である。（ａ）ｎ十高濃度半導
体基板１の上にｎ形エピタキシャル層を成長させｐ型ベ
ース領域３を１．０μｍの深さに形成する。（ｂ）厚さ
０．２μｍのシリコン窒化膜１０を所望のパターンに形
成し、その上にホトレジスト１０３を所望のパターンに
形成する。高エネルギーイオン打ち込みによりＢをＩ
Ｘ １０”ａｍ−”打ち込み、ホトレジスト膜１０３を
除去後熱処理によりＢを拡散し高濃度ベース領域１３を
１８４５μｍの深さ迄形成する。従ってこの状態では（
ｂ）に示した断面構造からホトレジスト膜１０３が除が
れた構造となっている。（ｃ）上記シリコン窒化膜１ｏ
の上にホトレジスト膜１０４を形成し、所望の形状とす
る。開口部にｌＸｌ０”／ａｍ”の砒素をイオン打ち込
みし、熱処理により、０．５μｍの深さにしてソース領
域４を形成する。（ｄ）しかる後、５ｊｃＱ４ガスのド
ライエツチングにより、深さ１．１μｍのＵ字形溝１１
を形成する。このときシリコン窒化膜の削れ量は約０．
１μｍである。（ｅ）そして厚さ５０ｎｍのシリコン酸
化膜をゲート絶縁膜５としてＣＶＤ法により被着する。
（ｆ）ゲート電極６となる多結晶シリコンを溝幅の２分
の１以上の膜厚で被着して溝を充填した後、ＳＦ、ガス
のドライエツチングにより全面エツチングして溝内のみ
に図のごとく多結晶シリコンを残存させる。なお多結晶
シリコンは燐を５ Ｘ １０” ／ ０ｍ３の濃度にド
ープして低抵抗にしておく。燐や砒素を多結晶シリコン
被着時に添加しておいてもよい。（ｇ）熱酸化によって
シリコン酸化膜９を図のごとく形成し、シリコン窒化膜
１０を除去する。（ｈ）取り出し電極として、ソース電
極７及びドレイン電極８を形成する。
の１以上の膜厚で被着して溝を充填した後、ＳＦ、ガス
のドライエツチングにより全面エツチングして溝内のみ
に図のごとく多結晶シリコンを残存させる。なお多結晶
シリコンは燐を５ Ｘ １０” ／ ０ｍ３の濃度にド
ープして低抵抗にしておく。燐や砒素を多結晶シリコン
被着時に添加しておいてもよい。（ｇ）熱酸化によって
シリコン酸化膜９を図のごとく形成し、シリコン窒化膜
１０を除去する。（ｈ）取り出し電極として、ソース電
極７及びドレイン電極８を形成する。
本実施例の構造は、ソース領域４がゲート電極６を有す
るＵ字形溝形成によって自己整合的に小さく形成されて
いることである。これにより、ソース領域４の断面形状
における幅すなわち横方向の長さは、深さすなわち縦方
向の長さより短く形成できるので、ソースをエミッタと
しベース領域３とドレイン領域２とで構成される寄生バ
イポーラトランジスタ動作が低く抑えられる。また高濃
度ベース領域１３が深部迄導入されているので、ドレイ
ン・ベース間のブレークダウンはこの領域の底部発生す
る。その結果ドレイン耐圧は６５Ｖに低下したがＬ負荷
ラッチングは向上した。
るＵ字形溝形成によって自己整合的に小さく形成されて
いることである。これにより、ソース領域４の断面形状
における幅すなわち横方向の長さは、深さすなわち縦方
向の長さより短く形成できるので、ソースをエミッタと
しベース領域３とドレイン領域２とで構成される寄生バ
イポーラトランジスタ動作が低く抑えられる。また高濃
度ベース領域１３が深部迄導入されているので、ドレイ
ン・ベース間のブレークダウンはこの領域の底部発生す
る。その結果ドレイン耐圧は６５Ｖに低下したがＬ負荷
ラッチングは向上した。
本実施例によれば、３．５ｍｎ＋ロチツブのパワーＭＯ
８ＦＥＴにおいてトレイン耐圧が６０Ｖ、オン抵抗がｌ
０ＬＩＩΩ、Ｌ負荷ラッチング耐量が１００μＨ１５０
Ｖに対して３５Ａでも破壊しなかった。
８ＦＥＴにおいてトレイン耐圧が６０Ｖ、オン抵抗がｌ
０ＬＩＩΩ、Ｌ負荷ラッチング耐量が１００μＨ１５０
Ｖに対して３５Ａでも破壊しなかった。
次に本発明の他の実施例を第３図を用いて説明する。第
３図（、）はパワーＭＯ８ＦＥＴの主要部の平面図、第
３図（ｂ）は同図（ａ）のＡ−Ａ’断面図である。全面
にソース電極に接続されたソース領域４及びベース領域
３の平面形状はそれぞれ円環形状である。ここで−セル
のゲート絶縁膜５の直径は３μｍである。またソース領
域４の幅はゲート電極６を有するＵ字形溝部分によって
自己整合されて一様の大きさになっているので、全面ソ
ース電極７に接続されたベース領域３の大きさも一定に
確保される。この結果ベース抵抗は小さく抑えられ、寄
生バイポーラトランジスタ動作も発生しにくい。
３図（、）はパワーＭＯ８ＦＥＴの主要部の平面図、第
３図（ｂ）は同図（ａ）のＡ−Ａ’断面図である。全面
にソース電極に接続されたソース領域４及びベース領域
３の平面形状はそれぞれ円環形状である。ここで−セル
のゲート絶縁膜５の直径は３μｍである。またソース領
域４の幅はゲート電極６を有するＵ字形溝部分によって
自己整合されて一様の大きさになっているので、全面ソ
ース電極７に接続されたベース領域３の大きさも一定に
確保される。この結果ベース抵抗は小さく抑えられ、寄
生バイポーラトランジスタ動作も発生しにくい。
次に本発明の他の実施例を第４図を用いて説明する。図
はパワーＭＯ３ＦＥＴの主要部の平面図であり、ソース
領域４の平面形状が円環の一部の形状をしている。ゲー
ト絶縁膜として厚さ６０ｎｎ＋の酸化タンタル膜と厚さ
２０ｎｍのシリコン酸化膜の複合膜を用いた。その結果
単位面積当りのゲート幅つまり実装密度が約２倍向上し
、またゲート面積が増加したにもかかわらず、歩留まり
の低下はみられなかった。
はパワーＭＯ３ＦＥＴの主要部の平面図であり、ソース
領域４の平面形状が円環の一部の形状をしている。ゲー
ト絶縁膜として厚さ６０ｎｎ＋の酸化タンタル膜と厚さ
２０ｎｍのシリコン酸化膜の複合膜を用いた。その結果
単位面積当りのゲート幅つまり実装密度が約２倍向上し
、またゲート面積が増加したにもかかわらず、歩留まり
の低下はみられなかった。
次に本発明の他の実施例を第５図を用いて説明する。図
はパワーＭＯ８ＦＥＴの主要部の断面図であり、ベース
領域３にライフタイムキラー１２が導入されている。こ
のライフタイムキラー１２はｌ Ｘ １０” ５／ ０
ｍ２のプロトンのイオン打ち込みによって形成された。
はパワーＭＯ８ＦＥＴの主要部の断面図であり、ベース
領域３にライフタイムキラー１２が導入されている。こ
のライフタイムキラー１２はｌ Ｘ １０” ５／ ０
ｍ２のプロトンのイオン打ち込みによって形成された。
この結果、寄生バイポーラトランジスタ動作の発生がさ
らに低く抑えられ、またドレイン・ベース間のダイオー
ドの逆回復時間も約１桁低減できた。
らに低く抑えられ、またドレイン・ベース間のダイオー
ドの逆回復時間も約１桁低減できた。
次に本発明の他の実施例を第６図を用いて説明する。第
６図（ａ）はパワーＭＯ３ＦＥＴ、 ドライバＭＯ５Ｆ
ＥＴからなる回路図、第６図（ｂ）はその集積回路の断
面図である。ｐ形半導体基板１４上にｎ形高濃度領域１
５をドレインとするパワーＭＯ５ＦＥＴ及びドライバＭ
Ｏ５ＦＥＴが形成され、アイソレーション１７もＵ字形
溝構造を利用して形成されている。この結果、パワーＭ
ＯＳＦＥＴのドライブが容易になると共に、実装密度は
従来の構造の約２倍向上し、かつ破壊耐量も低下するこ
とはなかった。
６図（ａ）はパワーＭＯ３ＦＥＴ、 ドライバＭＯ５Ｆ
ＥＴからなる回路図、第６図（ｂ）はその集積回路の断
面図である。ｐ形半導体基板１４上にｎ形高濃度領域１
５をドレインとするパワーＭＯ５ＦＥＴ及びドライバＭ
Ｏ５ＦＥＴが形成され、アイソレーション１７もＵ字形
溝構造を利用して形成されている。この結果、パワーＭ
ＯＳＦＥＴのドライブが容易になると共に、実装密度は
従来の構造の約２倍向上し、かつ破壊耐量も低下するこ
とはなかった。
以上の実施例ではｎチャネルパワーＭＯ８ＦＥＴを例に
とって説明したが、ｐチャネル形でも同様な効果がある
。またゲート絶縁膜としてシリコン酸化膜及び酸化タン
タル膜を含む高誘電率複合膜を用いたが他の高誘電率複
合膜、例えば酸化チタン膜、オキシナイトライド膜、酸
化イツトリウム膜を含む膜等でもよく、そしてゲート電
極として多結晶シリコンを用いたが、他の材料、例えば
、アルミニウム、タングステン、モリブデン、タングス
テンシリサイド、モリブデンシリサイド、又はチタンシ
リサイドでも本発明の思想を逸脱しない限りにおいて変
更可能である。
とって説明したが、ｐチャネル形でも同様な効果がある
。またゲート絶縁膜としてシリコン酸化膜及び酸化タン
タル膜を含む高誘電率複合膜を用いたが他の高誘電率複
合膜、例えば酸化チタン膜、オキシナイトライド膜、酸
化イツトリウム膜を含む膜等でもよく、そしてゲート電
極として多結晶シリコンを用いたが、他の材料、例えば
、アルミニウム、タングステン、モリブデン、タングス
テンシリサイド、モリブデンシリサイド、又はチタンシ
リサイドでも本発明の思想を逸脱しない限りにおいて変
更可能である。
本発明によれば、Ｌ負荷ラッチング耐量の向上した信頼
性に優れた半導体装置を提供することができた。
性に優れた半導体装置を提供することができた。
第１図は本発明の一実施例の縦型パワーＭＯ８ＦＥＴの
主要部の縦断面図、第２図はその製造プロセスを示す主
要部の縦断面図、第３図は本発明の他の実施例の縦型パ
ワーＭＯ３ＦＥＴの主要部の平面図及び縦断面図、第４
図は本発明の他の実施例の縦型パワーＭＯ８ＦＥＴの主
要部の平面図、第５図は本発明の他の実施例の縦型パワ
ーＭＯ８ＦＥＴの主要部の縦断面図、第６図は本発明の
他の実施例の回路図及びその主要部の縦断面図、第７図
は従来の縦型パワーＭＯ３ＦＥＴの主要部の縦断面図で
ある。 １・・・高濃度半導体基板 ２・・・ドレイン領域 ３・・・ベース領域４・・・
ソース領域 ５・・・ゲート絶縁膜６・・・ゲート
電極 ７・・・ソース電極８・・・ドレイン電極
９・・・絶縁膜１０・・・シリコン窒化膜 １１・・
・溝１２・・・ライフタイムキラー １３・・・高濃度ベース領域 １４・・・ｐ形半導体基板 １５・・・ｎ形高濃度領域 １６・・・ドレイン取り出し領域 １７・・・アイソレーション １８・・・保護膜 １０３．１０４・・・ホトレジスト膜
主要部の縦断面図、第２図はその製造プロセスを示す主
要部の縦断面図、第３図は本発明の他の実施例の縦型パ
ワーＭＯ３ＦＥＴの主要部の平面図及び縦断面図、第４
図は本発明の他の実施例の縦型パワーＭＯ８ＦＥＴの主
要部の平面図、第５図は本発明の他の実施例の縦型パワ
ーＭＯ８ＦＥＴの主要部の縦断面図、第６図は本発明の
他の実施例の回路図及びその主要部の縦断面図、第７図
は従来の縦型パワーＭＯ３ＦＥＴの主要部の縦断面図で
ある。 １・・・高濃度半導体基板 ２・・・ドレイン領域 ３・・・ベース領域４・・・
ソース領域 ５・・・ゲート絶縁膜６・・・ゲート
電極 ７・・・ソース電極８・・・ドレイン電極
９・・・絶縁膜１０・・・シリコン窒化膜 １１・・
・溝１２・・・ライフタイムキラー １３・・・高濃度ベース領域 １４・・・ｐ形半導体基板 １５・・・ｎ形高濃度領域 １６・・・ドレイン取り出し領域 １７・・・アイソレーション １８・・・保護膜 １０３．１０４・・・ホトレジスト膜
Claims (1)
- 【特許請求の範囲】 １、半導体基板中に、ドレイン領域を形成する第１導電
形の第１の領域を配置し、上記基板の表面から該第１の
領域に達する溝を設け、該溝の中に絶縁膜を介してゲー
ト電極を配置し、上記溝外側面上方に、ソース領域を形
成する第１導電形の第２の領域を、その下方に第２導電
形の第３の領域を配置し、該第３の領域に基板に実質的
に垂直なチャネルを形成する絶縁ゲート型電界効果トラ
ンジスタを有する半導体装置において、上記第３の領域
が上記第１の領域と接する面の所望の部分を上記溝より
深い位置に設けたことを特徴とする半導体装置。 ２、上記第２の領域は、平面的に円環又は円環の一部の
形状であり、上記溝は、該円環又は円環の一部の形状の
第２の領域の外側に配置されている請求項１記載の半導
体装置。 ３、上記第３の領域は、ライフタイムキラーが導入され
ていることを特徴とする請求項１記載の半導体装置。 ４、上記基板は、上記絶縁ゲート型電界効果トランジス
タの周囲に、上記基板表面から上記第１の領域より深い
位置に達する他の溝を有し、該他の溝の中にアイソレー
ション領域を有し、該他の溝の外側に他の絶縁ゲート型
電界効果トランジスタが配置されたことを特徴とする請
求項１記載の半導体装置。 ５、第１導電型の基板中に第２導電型の不純物を導入し
て第３の領域を形成する工程、該第３の領域の所望の部
分にさらに第２導電型の不純物を導入して該所望の部分
の底部を他の第３の領域の底部より深い位置に設ける工
程、上記基板表面に絶縁物のパターンを形成し、絶縁物
のマスクを形成する工程、該マスクを用いて第１導電型
の不純物を導入し、ソース領域となる第２の領域を形成
する工程、上記マスクを用いて、上記第３の領域の所望
の部分の底部より浅く、他の第３の領域の底部より深い
溝を形成する工程及び該溝中の周囲にゲート絶縁膜を設
け、さらにその内側にゲート電極を設ける工程を含み、
上記第３の領域に、基板に実質的に垂直なチャネルを有
する絶縁ゲート型電界効果トランジスタを製造すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298386A JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298386A JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02144971A true JPH02144971A (ja) | 1990-06-04 |
| JP2941823B2 JP2941823B2 (ja) | 1999-08-30 |
Family
ID=17859028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298386A Expired - Fee Related JP2941823B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941823B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309678A (ja) * | 1989-05-24 | 1990-12-25 | Fuji Electric Co Ltd | 絶縁ゲート電界効果型トランジスタの製造方法 |
| JPH0533546U (ja) * | 1991-10-08 | 1993-04-30 | 株式会社明電舎 | 絶縁ゲート型半導体素子 |
| JPH05226661A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| EP1033759A2 (en) * | 1999-03-01 | 2000-09-06 | Intersil Corporation | MOS-gated device having a buried gate and process for forming same |
| JP2001508595A (ja) * | 1997-05-07 | 2001-06-26 | シリコニックス・インコーポレイテッド | 側壁スペーサを用いる高密度トレンチ形ｄｍｏｓの製造 |
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| WO2006134810A1 (ja) * | 2005-06-14 | 2006-12-21 | Rohm Co., Ltd. | 半導体デバイス |
| CN103515442A (zh) * | 2012-06-14 | 2014-01-15 | 万国半导体股份有限公司 | 集成有减振器的单一多晶硅mosfet器件 |
| JP2019003969A (ja) * | 2017-06-09 | 2019-01-10 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
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| JPS63124762U (ja) * | 1987-02-04 | 1988-08-15 |
-
1988
- 1988-11-28 JP JP63298386A patent/JP2941823B2/ja not_active Expired - Fee Related
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| US7388254B2 (en) | 1999-03-01 | 2008-06-17 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
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| EP1033759A3 (en) * | 1999-03-01 | 2000-11-22 | Intersil Corporation | MOS-gated device having a buried gate and process for forming same |
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|---|---|
| JP2941823B2 (ja) | 1999-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |