JPS6020559A - 複合半導体装置 - Google Patents
複合半導体装置Info
- Publication number
- JPS6020559A JPS6020559A JP58127673A JP12767383A JPS6020559A JP S6020559 A JPS6020559 A JP S6020559A JP 58127673 A JP58127673 A JP 58127673A JP 12767383 A JP12767383 A JP 12767383A JP S6020559 A JPS6020559 A JP S6020559A
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- JP
- Japan
- Prior art keywords
- type
- withstand voltage
- drain
- mosfet
- mosfets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は絶縁ゲート電界効果トランジスタを含む集積回
路に係り、装に高速、高耐圧集積回路に適する複合半導
体装置に関する。
路に係り、装に高速、高耐圧集積回路に適する複合半導
体装置に関する。
ＩＣ化された絶縁ゲー）を弁効果トランジスタ（以下Ｍ
Ｏ８ＦＥＴと略記する）は第１図に示すようにドレイン
４を取り囲んで、ゲート５が形成されている。従って第
２図に示すような、ＭＯ８Ｆ’ｌ＆２ヶから成るカスコ
ード回路を形成する場合、０ ＋のドレインはゲート電
極とクロスオーバーしなければならず、そのためにゲー
ト成極付近に眼界集中が生じ、耐圧低下を起こす欠点が
あった。
Ｏ８ＦＥＴと略記する）は第１図に示すようにドレイン
４を取り囲んで、ゲート５が形成されている。従って第
２図に示すような、ＭＯ８Ｆ’ｌ＆２ヶから成るカスコ
ード回路を形成する場合、０ ＋のドレインはゲート電
極とクロスオーバーしなければならず、そのためにゲー
ト成極付近に眼界集中が生じ、耐圧低下を起こす欠点が
あった。
本発明の目的は、前述の欠点を解決し、高速。
高耐圧の集積回路を提供することにある。
上記目的を達成するために、同一厚さの半導体層に形成
された、耐圧は低いが高速で、かつドレイン゛電極がゲ
ート電極によυ囲まれていない、たて形構造ＭＯ８ＦＥ
Ｔと、高速、高耐圧のよこ形構造Ｌｌ）Ｓ ＦＥＴとか
ら成る集積回路を発明した。
された、耐圧は低いが高速で、かつドレイン゛電極がゲ
ート電極によυ囲まれていない、たて形構造ＭＯ８ＦＥ
Ｔと、高速、高耐圧のよこ形構造Ｌｌ）Ｓ ＦＥＴとか
ら成る集積回路を発明した。
第３図は本発明の一実施例のＷｒ而面造を示すもので、
１は抵抗率２０Ω−鋸のｐ形基板、２および２′は抵抗
率１５Ω−鋸のｎ形エピタキ７ヤル層である。３はアイ
ソレーションのためのｐ増、６は高不純物一度のｎ形埋
込み層であシ、これらは従来の集積回路プロセスを用い
て作られている。
１は抵抗率２０Ω−鋸のｐ形基板、２および２′は抵抗
率１５Ω−鋸のｎ形エピタキ７ヤル層である。３はアイ
ソレーションのためのｐ増、６は高不純物一度のｎ形埋
込み層であシ、これらは従来の集積回路プロセスを用い
て作られている。
７および７′はＭＯＳ ＦＥＴのチャネル形成のための
ｐ形層で、ボロンを熱拡散して形成される。
ｐ形層で、ボロンを熱拡散して形成される。
更に８，８′はソースとなるｎ形層で、７および７′を
形成する時に使用した５ｊ０２膜の窓から不純物シんを
熱拡散して形成した。その後ゲート酸化膜１０１、ソー
ス、ドレイン、ゲート成極Ｓ。
形成する時に使用した５ｊ０２膜の窓から不純物シんを
熱拡散して形成した。その後ゲート酸化膜１０１、ソー
ス、ドレイン、ゲート成極Ｓ。
Ｄ、Ｇ等は通常のＭＯＳプロセスを用いて行なった。９
はＡｔ電極で、たて形構造ＭＯ８ＦＥＴのドレインとよ
こ形構造ＭＯ８ＦＥＴのソースとを接続している。本実
施例ではＭＯＳ ＦＥＴの基板となる７、７′は各々ソ
ース領域に′電極で接続されている。従って等価回路は
第５図に示すようになっている。すなわち、Ｑ３はｎ形
憤域６とｐ形層７′の距離が３μｍ程度なのでドレイン
耐圧は低いが、高速動作が可能なだて形ＭＯ８ＦＥＴか
ら成シ、Ｑ４は高不純物濃度のドレイン１０とｎ形層７
との距離を大きくして高耐圧化した、よこ形ＭＯ８ＦＥ
Ｔから成っている。
はＡｔ電極で、たて形構造ＭＯ８ＦＥＴのドレインとよ
こ形構造ＭＯ８ＦＥＴのソースとを接続している。本実
施例ではＭＯＳ ＦＥＴの基板となる７、７′は各々ソ
ース領域に′電極で接続されている。従って等価回路は
第５図に示すようになっている。すなわち、Ｑ３はｎ形
憤域６とｐ形層７′の距離が３μｍ程度なのでドレイン
耐圧は低いが、高速動作が可能なだて形ＭＯ８ＦＥＴか
ら成シ、Ｑ４は高不純物濃度のドレイン１０とｎ形層７
との距離を大きくして高耐圧化した、よこ形ＭＯ８ＦＥ
Ｔから成っている。
本実施例ではＱ３はｓｏｖ耐圧、Ｑ４は２２０Ｖ耐圧が
′得られ、高速動作も確認された。
′得られ、高速動作も確認された。
第４図は本発明の他の実施例の断面構造図である。製造
方法は前記第１の実施例と同一であるが、構造が一部異
なっている。すなわち高耐圧のよと形ＭＯ８ＦＥＴの高
周波領域でのドレイン損失を低減するために、ｐ形の低
抵抗率基板を用８ている。
方法は前記第１の実施例と同一であるが、構造が一部異
なっている。すなわち高耐圧のよと形ＭＯ８ＦＥＴの高
周波領域でのドレイン損失を低減するために、ｐ形の低
抵抗率基板を用８ている。
この場合ｎ形層１５は、高電圧印加時に完全に空乏化す
るように、１４μｍの厚さとした。
るように、１４μｍの厚さとした。
本実施例においても高耐圧、高速のカスコード回路が得
られた。
られた。
以上述べたように、本発明によれば、均一な厚さを有す
るエピタキシャル層に形成した２ケのＭＯＳ ＦＥＴ
ヲ用いて、高速、副耐圧のカスコード回路を実現でき、
単体トランジスタを組み合わせて得られるカスコード回
路よりも、小型、かつ高信頼化が達成できる効果がある
。
るエピタキシャル層に形成した２ケのＭＯＳ ＦＥＴ
ヲ用いて、高速、副耐圧のカスコード回路を実現でき、
単体トランジスタを組み合わせて得られるカスコード回
路よりも、小型、かつ高信頼化が達成できる効果がある
。
第１図はＩＣ化構造のＭＯＳ ＦＥＴの断面構造、第２
図はカスコード回路の′接続図、第３図は本発明の実施
例の＠面１宵造図、第４図は本発明の他の実施例の断面
構造図、第５図は本発明の実施例の等価回路図である。 １・・・ｐ形基＆、、２・・・ｎ形エピタキシャル層、
３・・・ｐ形アイソレーション、４・・・ドレイン、６
・・・ｎ形埋込みＩ碕、７・・・ｐ形ｌ藝、８・・・ｎ
形層、９・・・Ａｔ電極、１■・・・ＳｉＯ２，１４・
・・ｐ″形層１０１ ・・・） ＶＪｌ 図 ５ 第 ２ 図 屍 ３Ｉｌ１２１１ Ｓ弘ｂ ｕｂ Ｙ！１１５ 図 ２
図はカスコード回路の′接続図、第３図は本発明の実施
例の＠面１宵造図、第４図は本発明の他の実施例の断面
構造図、第５図は本発明の実施例の等価回路図である。 １・・・ｐ形基＆、、２・・・ｎ形エピタキシャル層、
３・・・ｐ形アイソレーション、４・・・ドレイン、６
・・・ｎ形埋込みＩ碕、７・・・ｐ形ｌ藝、８・・・ｎ
形層、９・・・Ａｔ電極、１■・・・ＳｉＯ２，１４・
・・ｐ″形層１０１ ・・・） ＶＪｌ 図 ５ 第 ２ 図 屍 ３Ｉｌ１２１１ Ｓ弘ｂ ｕｂ Ｙ！１１５ 図 ２
Claims (1)
- １、半導体基板に、反対導電型を有する低不純濃度の第
２の半導体層を形成し、第２の半導体層の一部をドレイ
ンとする、゛電流通路が表面に沿っているいわゆる横形
構造絶縁ゲート電界効果トランジスタのソースと、第２
の半導体層の底部にドレイン電流の通路を有するいわゆ
るたて形構造絶縁ゲート電界効果トランジスタのドレイ
ンとを、含むことを特徴とする複合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127673A JPS6020559A (ja) | 1983-07-15 | 1983-07-15 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127673A JPS6020559A (ja) | 1983-07-15 | 1983-07-15 | 複合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020559A true JPS6020559A (ja) | 1985-02-01 |
Family
ID=14965881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127673A Pending JPS6020559A (ja) | 1983-07-15 | 1983-07-15 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2001075974A1 (en) * | 2000-03-30 | 2001-10-11 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| US6850120B2 (en) | 2002-02-15 | 2005-02-01 | Renesas Technology Corp. | Semiconductor device including semiconductor element of high breakdown voltage |
| JP2012239189A (ja) * | 2000-09-15 | 2012-12-06 | Qualcomm Atheros Inc | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
-
1983
- 1983-07-15 JP JP58127673A patent/JPS6020559A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02144971A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体装置及びその製造方法 |
| WO2001075974A1 (en) * | 2000-03-30 | 2001-10-11 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing same |
| JP2012239189A (ja) * | 2000-09-15 | 2012-12-06 | Qualcomm Atheros Inc | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
| JP2014030197A (ja) * | 2000-09-15 | 2014-02-13 | Qualcomm Incorporated | 集積されたパワー増幅器を有するｃｍｏｓトランシーバ |
| US6850120B2 (en) | 2002-02-15 | 2005-02-01 | Renesas Technology Corp. | Semiconductor device including semiconductor element of high breakdown voltage |
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