JPS6074468A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6074468A JPS6074468A JP58181884A JP18188483A JPS6074468A JP S6074468 A JPS6074468 A JP S6074468A JP 58181884 A JP58181884 A JP 58181884A JP 18188483 A JP18188483 A JP 18188483A JP S6074468 A JPS6074468 A JP S6074468A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- -1 boron ions Chemical class 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８３発明の技術分野
本発明は半導体装置のうち、特に相補型ＭＯ３（０ＭＯ
３））ランジスタ構造に関する。
３））ランジスタ構造に関する。
（ｂｌ 従来技術と問題点
０ＭＯ３）ランジスタは低消費電力、高ノイズマージン
、高集積化、電源電圧の高範囲化等の利点が多く、論理
回路、メモリ回路などの回路として半導体集積回路（Ｉ
Ｃ）に広く採り入れられ、汎用されている。
、高集積化、電源電圧の高範囲化等の利点が多く、論理
回路、メモリ回路などの回路として半導体集積回路（Ｉ
Ｃ）に広く採り入れられ、汎用されている。
このような０ＭＯ３）ランジスタにおいて、寄生トラン
ジスタ作用が生じて、俗にランチアノゾ現象と呼ばれる
トラブルが起こることが良く知られている。
ジスタ作用が生じて、俗にランチアノゾ現象と呼ばれる
トラブルが起こることが良く知られている。
第１図に従来のＣＭＯ３＋・ランジスタの断面構造図を
示しており、Ｎ型半導体基板１に１） 型領域（Ｐウェ
ル）２を設け、才導体基板に直接Ｐヂャ不ルトランジス
タ３を設りて、ＰウェルにＮチャネルトランジスタ４を
設りた例である。図中、３Ｇ、 ４Ｇはそれぞれのトラ
ンジスタのチー１−電極、３Ｓ、 ４Ｓは同じくソース
領域、３Ｄ、 ４Ｄは１−１／イン領域である。
示しており、Ｎ型半導体基板１に１） 型領域（Ｐウェ
ル）２を設け、才導体基板に直接Ｐヂャ不ルトランジス
タ３を設りて、ＰウェルにＮチャネルトランジスタ４を
設りた例である。図中、３Ｇ、 ４Ｇはそれぞれのトラ
ンジスタのチー１−電極、３Ｓ、 ４Ｓは同じくソース
領域、３Ｄ、 ４Ｄは１−１／イン領域である。
この場合、トランジスタ４のＮ″型ソース領域域４Ｓと
Ｐウェル２とＮ型半導体基板１とによって寄生Ｎ Ｐ
Ｎ ｌ−ランジスタ作用が生じやすい。同時に、Ｐウェ
ル２とＮ型半導体基板１と１−ランジノ、り３のＰ１型
ドレイン領域３Ｄとによっても寄生１）Ｎｌ）ｌ・ラン
ジスタ作用が現れ、結果としてナイリスタ現象が生しる
。かくして、この現象によつ゛（ラッチアップが起こり
、本来のＣＭＯ３Ｉ−ランリスクが動作しなくなる。
Ｐウェル２とＮ型半導体基板１とによって寄生Ｎ Ｐ
Ｎ ｌ−ランジスタ作用が生じやすい。同時に、Ｐウェ
ル２とＮ型半導体基板１と１−ランジノ、り３のＰ１型
ドレイン領域３Ｄとによっても寄生１）Ｎｌ）ｌ・ラン
ジスタ作用が現れ、結果としてナイリスタ現象が生しる
。かくして、この現象によつ゛（ラッチアップが起こり
、本来のＣＭＯ３Ｉ−ランリスクが動作しなくなる。
これを抑制するために、従来はＰチャネルトランジスタ
３とＮチャネルトランジスタ４との間隔を広くしたり、
あるいはＮ型半導体基板１又はＰウェル２を高濃度に不
純物を含有させる方法を採っていた。しかし、前者は高
集積化を阻害する欠点があり、後者はｌ・ランリスクの
耐圧を低下させ、且つ浮遊容量が増加して動作速度を遅
くする欠点がある。
３とＮチャネルトランジスタ４との間隔を広くしたり、
あるいはＮ型半導体基板１又はＰウェル２を高濃度に不
純物を含有させる方法を採っていた。しかし、前者は高
集積化を阻害する欠点があり、後者はｌ・ランリスクの
耐圧を低下させ、且つ浮遊容量が増加して動作速度を遅
くする欠点がある。
（Ｃ１発明の目的
本発明はこれらの欠点を解消させて、更に高集積化がで
き、且つ耐圧向」二、高速動作などの特性改善が可能な
ＣＭＯ３）ランリスクの構造を提案するものである。
き、且つ耐圧向」二、高速動作などの特性改善が可能な
ＣＭＯ３）ランリスクの構造を提案するものである。
ｆｄｌ 発明の構成
その目的は、−導電型半導体基板に反対導電型半導体層
が積層され、該反対導電型半導体層に選択的に一導電型
領域が設りられて、該−導電型領域が該−導電型領域よ
り不純物濃度の高い一導電型高濃度領域で包囲され、該
−導電型領域と前記反対導電型半導体層とに相補型Ｍｏ
ｓ＋−ランジスタが構成されている半導体装置によって
達成される。
が積層され、該反対導電型半導体層に選択的に一導電型
領域が設りられて、該−導電型領域が該−導電型領域よ
り不純物濃度の高い一導電型高濃度領域で包囲され、該
−導電型領域と前記反対導電型半導体層とに相補型Ｍｏ
ｓ＋−ランジスタが構成されている半導体装置によって
達成される。
ｔｅｌ 発明の実施例
以下２図面を参照して一実施例によってＭＹｔ細に説明
する。第２図は本発明にかかるＣＭＯ３＋−ランジスタ
の断面構造図である。即ち、従来構造と異なる点はＰ型
半導体基板１０にＮ型半導体層■１がエピタキシャル成
長されて、このＮ型半導体層１１にＰ＋型高濃度領域１
２で囲まれた■）ウェル１３が設ＬＪられており、Ｎ型
半導体Ｍ１１に直接Ｐチャネルトランジスタ１４が設り
られて、Ｐウェル１３にＮチャネル１〜ランジスタ１５
が設りられている。図中、１４Ｇ 、 １５Ｇはそれぞ
れの１、ランリスクのゲート電極、１４５．１５３は間
しくソース領域、１４１） 、１５１）はドレイン領域
である。
する。第２図は本発明にかかるＣＭＯ３＋−ランジスタ
の断面構造図である。即ち、従来構造と異なる点はＰ型
半導体基板１０にＮ型半導体層■１がエピタキシャル成
長されて、このＮ型半導体層１１にＰ＋型高濃度領域１
２で囲まれた■）ウェル１３が設ＬＪられており、Ｎ型
半導体Ｍ１１に直接Ｐチャネルトランジスタ１４が設り
られて、Ｐウェル１３にＮチャネル１〜ランジスタ１５
が設りられている。図中、１４Ｇ 、 １５Ｇはそれぞ
れの１、ランリスクのゲート電極、１４５．１５３は間
しくソース領域、１４１） 、１５１）はドレイン領域
である。
不純物濃度は例えば、Ｎ型半導体層１１を１０′５／ｃ
ｌ、Ｐウェルを１０／ＣＪとずれば、Ｐ１型高濃度領域
１２ば１０１′７〜１０”／ｃｎ＋程度とする。
ｌ、Ｐウェルを１０／ＣＪとずれば、Ｐ１型高濃度領域
１２ば１０１′７〜１０”／ｃｎ＋程度とする。
かようにすれば、Ｐ゛型高濃度領域１２の存在のために
寄生トランジスク作用が抑止される。
寄生トランジスク作用が抑止される。
即ち、Ｐ＋型高濃度領域１２が存在するため、トランジ
スタ１５のＮ＋型ソース領域域１５５とＰウェル１３と
Ｎ型半導体基板１１とによる寄生ＮＰＮＩ・ランリスク
は、ヘース領域がＰウェル１３とＰ＋型高濃度領域１２
とから構成され、高濃度になってｈｒ６が低下する。従
って、サイリスク現象が抑えられ、ラッチアップが防止
される。本構造はＰウェル１３を完全にＰ′型高濃度領
域１２で包むことになるから、Ｐウェルの表面周囲のめ
に形成される従来のガードリングより、はるかに抑止力
の強いものになる。しかも、これは容易に形成される構
造である。
スタ１５のＮ＋型ソース領域域１５５とＰウェル１３と
Ｎ型半導体基板１１とによる寄生ＮＰＮＩ・ランリスク
は、ヘース領域がＰウェル１３とＰ＋型高濃度領域１２
とから構成され、高濃度になってｈｒ６が低下する。従
って、サイリスク現象が抑えられ、ラッチアップが防止
される。本構造はＰウェル１３を完全にＰ′型高濃度領
域１２で包むことになるから、Ｐウェルの表面周囲のめ
に形成される従来のガードリングより、はるかに抑止力
の強いものになる。しかも、これは容易に形成される構
造である。
第３図ないし第６図は形成工程順断面図を示している。
まず、第３図に示すように濃度１０〜１０ ”／ ｃｌ
（７） Ｐ型半導体基板１０上に二酸化シリコン膜１
６を形成し、これをマスクにして選択的に基板面に硼素
をイオン注入してＰ゛型高濃度領域１７を形成する。次
いで、第４図に示すように二酸化シリコン膜１６を除去
した後、膜厚４ ／Ｊ ｍ位のＮ型半導体層１１をエピ
タキシャル成長さ−Ｕる。この際、Ｐ１型高濃度領域１
７はエピタキシャル成長時の高温処理によって、図示の
ように成長させたＮ型半導体層１１内に約２ ／ｌＴＴ
＋程度の這い上がり層を発生ずる。
（７） Ｐ型半導体基板１０上に二酸化シリコン膜１
６を形成し、これをマスクにして選択的に基板面に硼素
をイオン注入してＰ゛型高濃度領域１７を形成する。次
いで、第４図に示すように二酸化シリコン膜１６を除去
した後、膜厚４ ／Ｊ ｍ位のＮ型半導体層１１をエピ
タキシャル成長さ−Ｕる。この際、Ｐ１型高濃度領域１
７はエピタキシャル成長時の高温処理によって、図示の
ように成長させたＮ型半導体層１１内に約２ ／ｌＴＴ
＋程度の這い上がり層を発生ずる。
次いで、第５図に示すように二酸化シリ：ｌン股又はレ
ジスト膜（図示せず）をマスクとして選択的に硼素をイ
オン注入してＰウェル１３を形成し、更に第６図に示す
ように同様のマスク（図示せｊ゛）を形成した後、高濃
度に硼素をイオンｌ−１：人し゛（Ｐ＋型高濃度リング
領域１８を形成する。そ−うずれば、Ｐ４型高濃度領域
１７とその這い−１−がり層およびＰ＋型高濃度リング
領域１８が合δ１されてＰ＋型高濃度領域１２が作成さ
れ、Ｐ゛型高濃度領域１２は完全にＰウェル１３を囲ん
だ領域となる。
ジスト膜（図示せず）をマスクとして選択的に硼素をイ
オン注入してＰウェル１３を形成し、更に第６図に示す
ように同様のマスク（図示せｊ゛）を形成した後、高濃
度に硼素をイオンｌ−１：人し゛（Ｐ＋型高濃度リング
領域１８を形成する。そ−うずれば、Ｐ４型高濃度領域
１７とその這い−１−がり層およびＰ＋型高濃度リング
領域１８が合δ１されてＰ＋型高濃度領域１２が作成さ
れ、Ｐ゛型高濃度領域１２は完全にＰウェル１３を囲ん
だ領域となる。
その後、公知の方法によりＮ型半導体層１１にＰチャネ
ルトランジスタＩ４を形成し、Ｙ）ウェル１３にＮチー
トネルトランジスタ１５を形成して木発明になるＣＭＯ
３Ｉ−ランリスタは完成する。かようにして形成すれば
、高濃度リング領域１８ば幅２μｍ、深さ２μｍ程度に
微細に形成することができ、高密度化することができる
。
ルトランジスタＩ４を形成し、Ｙ）ウェル１３にＮチー
トネルトランジスタ１５を形成して木発明になるＣＭＯ
３Ｉ−ランリスタは完成する。かようにして形成すれば
、高濃度リング領域１８ば幅２μｍ、深さ２μｍ程度に
微細に形成することができ、高密度化することができる
。
（ｆｌ 発明の効果
以」二の実施例の説明から明らかなようδこ、本発明に
よれば従来のＣＭＯ３＋・ランジスクに比べ、動作特性
並びに集積度の更に向上した高性能な半導体装置が得ら
れるものである。
よれば従来のＣＭＯ３＋・ランジスクに比べ、動作特性
並びに集積度の更に向上した高性能な半導体装置が得ら
れるものである。
第１図は従来のＣＭＯ３）ランリスタの断面構造図、第
２図は本発明にかかるＣＭＯ３Ｉ−ランリスタの断面構
造図、第３図〜第６図はその形成工程順断面図である。 図中、■はＮ型半導体基板、２．１３はＰウェル、３，
１４ばＰヂャネルトランジスク、４，７ｒ５はＮチー１
−ネルトランジスタ、１０ばＰ型半導体基板、１１ばＮ
型半導体層、１２は本発明にがかるＰ４型高濃度領域、
１７．１８はその高濃度領域の一部を示している。 第１図 第２図 第３１４ 第４１４ 第 ５ 図 １゜ ７ 第６図 − １・
２図は本発明にかかるＣＭＯ３Ｉ−ランリスタの断面構
造図、第３図〜第６図はその形成工程順断面図である。 図中、■はＮ型半導体基板、２．１３はＰウェル、３，
１４ばＰヂャネルトランジスク、４，７ｒ５はＮチー１
−ネルトランジスタ、１０ばＰ型半導体基板、１１ばＮ
型半導体層、１２は本発明にがかるＰ４型高濃度領域、
１７．１８はその高濃度領域の一部を示している。 第１図 第２図 第３１４ 第４１４ 第 ５ 図 １゜ ７ 第６図 − １・
Claims (1)
- 一導電型半導体基板に反対導電型半導体層が積層され、
該反対導電型半導体層に選択的に一導電型領域が設けら
れて、該−導電型領域が咳−導電型領域より不純物濃度
の高い一導電型高濃度領域で包囲され、該−導電型領域
と前記反対導電型半導体層とに相補型Ｍｏｓ＋−ランジ
スタが構成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181884A JPS6074468A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181884A JPS6074468A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074468A true JPS6074468A (ja) | 1985-04-26 |
Family
ID=16108554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181884A Pending JPS6074468A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-09-29 JP JP58181884A patent/JPS6074468A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582461A (en) * | 1978-12-18 | 1980-06-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
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