JPS61226965A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPS61226965A JPS61226965A JP6645085A JP6645085A JPS61226965A JP S61226965 A JPS61226965 A JP S61226965A JP 6645085 A JP6645085 A JP 6645085A JP 6645085 A JP6645085 A JP 6645085A JP S61226965 A JPS61226965 A JP S61226965A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ ＬＳＩを構成するＭＯＳ電界効果ト
ランジスタに関する。
ランジスタに関する。
ＭＯＳ ＬＳＩの集積度を高める場合の基本問題の１
つに、その構成要素であるショートチャネルＭＯＳ電界
効果トランジスタ（ＭＯＳ ＦＥＴ）のドレイン領域
内に形成される高電界をいかにして低減できるかという
ことがある。これは、ＬＳＩ動作マージンを大きくする
ためにより高い電源電圧を使用する傾向があること、お
よび集積度の向上に伴うショートチャネル化による電界
強度の増大とが２重の圧迫を加えているためである。こ
のドレイン領域の高電界は、経時動作中にいわゆるホッ
トキャリアの発生とそのゲート絶縁膜への注入を生み、
ＭＯＳ ＩＴのしきい値電圧ｖｔｈを劣化させ、回路
動作そのものを不能にする。
つに、その構成要素であるショートチャネルＭＯＳ電界
効果トランジスタ（ＭＯＳ ＦＥＴ）のドレイン領域
内に形成される高電界をいかにして低減できるかという
ことがある。これは、ＬＳＩ動作マージンを大きくする
ためにより高い電源電圧を使用する傾向があること、お
よび集積度の向上に伴うショートチャネル化による電界
強度の増大とが２重の圧迫を加えているためである。こ
のドレイン領域の高電界は、経時動作中にいわゆるホッ
トキャリアの発生とそのゲート絶縁膜への注入を生み、
ＭＯＳ ＩＴのしきい値電圧ｖｔｈを劣化させ、回路
動作そのものを不能にする。
この電界強度を低減するため、種々のデバイス構造が提
案されたが、その中でＬＤＩ）（Ｌｉｇｈｔｌｙｄｏｐ
ｅｄ ｄｒａｉｎ ）構造が最も有望で、種々応用され
ている（ ｒ １９８２年ＶＬＳＩ技術シンポジウムの
技術論文抄録第４２〜４３頁Ｊ （Ｓ、Ｏｇｕｒａ ｅ
ｔａｌ、 ”Ａｎ ｏｐｔｉｍｉｚｅｄ ｈａｌｆ ｍ
１ｃｒｏｎ Ｄｅｖｉｃｅｕｓｉｎｇ ｔｈｅ ｄｏｕ
ｂｌｅｉｍｐｌａｎｔｅｄ ｌｉｇｈｔｌｙ ｄｏｐｅ
ｄＤｒａｉｎ／５ｏｕｒｃｅ ５ｔｒｕｃｔｕｒｅ”、
１９８２ ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ 、 ０Ｉ８０．Ｄｉｇｅｓｔ ｏ
ｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ 、 ｐ 、 ４
２−４３ 、１９８２） ）。
案されたが、その中でＬＤＩ）（Ｌｉｇｈｔｌｙｄｏｐ
ｅｄ ｄｒａｉｎ ）構造が最も有望で、種々応用され
ている（ ｒ １９８２年ＶＬＳＩ技術シンポジウムの
技術論文抄録第４２〜４３頁Ｊ （Ｓ、Ｏｇｕｒａ ｅ
ｔａｌ、 ”Ａｎ ｏｐｔｉｍｉｚｅｄ ｈａｌｆ ｍ
１ｃｒｏｎ Ｄｅｖｉｃｅｕｓｉｎｇ ｔｈｅ ｄｏｕ
ｂｌｅｉｍｐｌａｎｔｅｄ ｌｉｇｈｔｌｙ ｄｏｐｅ
ｄＤｒａｉｎ／５ｏｕｒｃｅ ５ｔｒｕｃｔｕｒｅ”、
１９８２ ｓｙｍｐｏｓｉｕｍｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ 、 ０Ｉ８０．Ｄｉｇｅｓｔ ｏ
ｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ 、 ｐ 、 ４
２−４３ 、１９８２） ）。
これは、第１図（ａ）に示すようにＰ 基板１１の表面
に形成したソースまたはドレイン領域を構成するＮ層１
２がゲート電極１３下のグー） ５ｉｎｓ膜１４と接す
る面に８層１５を配し、サイドウオール５ｉｎ１１層１
６を介して上記Ｎ 層１２を形成してＮＮＰ 接合とし
、８層１５をバッファゾーンとしてＪｌ、２接合部の電
界強度を低下させたものである。この場合、電界強度Ｂ
（ｘ）の分布は同図（ｂ）に示すようになる。８層１
５の不純物濃度を低くシ、また幅ＷＮを広くとれば、電
界強度は低くなるが、反面、８層１５のオーミック抵抗
が大きくなってＭＯＳ ＦＥＴのＧｍを低下させるこ
ととなるため、これらの値は自ら制限される。
に形成したソースまたはドレイン領域を構成するＮ層１
２がゲート電極１３下のグー） ５ｉｎｓ膜１４と接す
る面に８層１５を配し、サイドウオール５ｉｎ１１層１
６を介して上記Ｎ 層１２を形成してＮＮＰ 接合とし
、８層１５をバッファゾーンとしてＪｌ、２接合部の電
界強度を低下させたものである。この場合、電界強度Ｂ
（ｘ）の分布は同図（ｂ）に示すようになる。８層１
５の不純物濃度を低くシ、また幅ＷＮを広くとれば、電
界強度は低くなるが、反面、８層１５のオーミック抵抗
が大きくなってＭＯＳ ＦＥＴのＧｍを低下させるこ
ととなるため、これらの値は自ら制限される。
また、このＬＤＤ構造では図示のように電界強度の最大
値Ｅｍａｘがゲート端部のＪｌ、２接合部に生ずるが、
ゲート端部ではゲート電極直下のグー）Ｓｉｎｓ膜１４
の断面形状が不規則に変化してい在すると、その局部電
界集中効果はますます助長される。その結果、ゲート端
部における放電現象によるゲート破壊や、ホットキャリ
ア発生によるしきい値電圧ｖｔｈなどの特性の著しい劣
化を引き起こす。
値Ｅｍａｘがゲート端部のＪｌ、２接合部に生ずるが、
ゲート端部ではゲート電極直下のグー）Ｓｉｎｓ膜１４
の断面形状が不規則に変化してい在すると、その局部電
界集中効果はますます助長される。その結果、ゲート端
部における放電現象によるゲート破壊や、ホットキャリ
ア発生によるしきい値電圧ｖｔｈなどの特性の著しい劣
化を引き起こす。
本発明の一つの目的は短チャンネル効果を低減したＭＯ
Ｓ形電界効果トランジスタを提供することにある。
Ｓ形電界効果トランジスタを提供することにある。
本発明の他の目的はゲート破壊に対して強いＭＯＳ形電
界効果トランジスタを提供することにある。
界効果トランジスタを提供することにある。
本発明の他の目的は、ＬＤＤ構造のＭＯＳ ＦＥＴにお
いて、最大電界強度領域をゲート端部よりグート領域内
部に移行させ、同時にその最大値Ｅｍａｘを低くしてゲ
ート端部での放電現象によるゲート破壊とホットキャリ
ア効果を低減することにある。
いて、最大電界強度領域をゲート端部よりグート領域内
部に移行させ、同時にその最大値Ｅｍａｘを低くしてゲ
ート端部での放電現象によるゲート破壊とホットキャリ
ア効果を低減することにある。
本発明の一実施例によればドレイン領域のゲート領域に
接する端部を、第１導電形の半導体基板に直接液する第
１の第２導電形層、半導体基板より高濃度の第４導電形
層および第１の第２導電形層より高濃度の第２の第２導
電形層からなる積層構造としたＭＯＳ ＦＥＴが提供
される。
接する端部を、第１導電形の半導体基板に直接液する第
１の第２導電形層、半導体基板より高濃度の第４導電形
層および第１の第２導電形層より高濃度の第２の第２導
電形層からなる積層構造としたＭＯＳ ＦＥＴが提供
される。
このような構成によれば、ドレイン電圧が２つのＰＮ接
合に分圧されることにより、ゲート端部の電界強度を低
くすることができる。
合に分圧されることにより、ゲート端部の電界強度を低
くすることができる。
第２図（ａ）は本発明の一実施例を示すＭＯＳ ＥＦ
Ｔの要部断面図である。図中第１図（ａ）と同等部分は
同一記号で示すが、第１図（ａ）の８層１５に１層１７
を介在させて、この部分を８層１５−１層１７−Ｎ″″
層１８の３層構造にし、かつＪｌ、２ＰＮ接合がゲート
端部近傍のＪ８．４’ＢＮ接合よりもゲート領域内部側
に位置するように配置しである。
Ｔの要部断面図である。図中第１図（ａ）と同等部分は
同一記号で示すが、第１図（ａ）の８層１５に１層１７
を介在させて、この部分を８層１５−１層１７−Ｎ″″
層１８の３層構造にし、かつＪｌ、２ＰＮ接合がゲート
端部近傍のＪ８．４’ＢＮ接合よりもゲート領域内部側
に位置するように配置しである。
上記構成において、ドレインに印加する電圧■を時間と
ともに増加して行くと、まず、第１領域のＰ−基板１１
と第２領域のＮ一層１８との間に電圧が印加され、それ
に伴う空乏層がＰ 基板１１とＮ一層１８とに拡がｐ、
Ｊｘ、ｆ１接合の電界強度が最も高くなる。次に、第３
図のｔ＝ｔ１において、Ｎ一層１８の空乏層が７０−テ
ィング状態の１層１７に到達すると、この１層１７には
Ｎ 層１８の空乏層端の電位がトランスファされ、２層
１７全域の電位はＪｌ、２接合のそれに近い値となる。
ともに増加して行くと、まず、第１領域のＰ−基板１１
と第２領域のＮ一層１８との間に電圧が印加され、それ
に伴う空乏層がＰ 基板１１とＮ一層１８とに拡がｐ、
Ｊｘ、ｆ１接合の電界強度が最も高くなる。次に、第３
図のｔ＝ｔ１において、Ｎ一層１８の空乏層が７０−テ
ィング状態の１層１７に到達すると、この１層１７には
Ｎ 層１８の空乏層端の電位がトランスファされ、２層
１７全域の電位はＪｌ、２接合のそれに近い値となる。
さらに時間が経過すると、その後の電圧はＰ層１７と８
層１５の作るＪ８，４接合に印加されるようになシ、空
乏層は８層１５に拡がる。そして電圧がＶｃｃに達する
と、電圧印加領域はサイドウオール８ｉ０ｚ層１６直下
のＮＰＮ Ｐ構造の全域に拡がシ、電界はその最大値領
域Ｊｌ、２接合部とＪ８，４接合部との間に分布する。
層１５の作るＪ８，４接合に印加されるようになシ、空
乏層は８層１５に拡がる。そして電圧がＶｃｃに達する
と、電圧印加領域はサイドウオール８ｉ０ｚ層１６直下
のＮＰＮ Ｐ構造の全域に拡がシ、電界はその最大値領
域Ｊｌ、２接合部とＪ８，４接合部との間に分布する。
しかし、Ｊｌ、２接合におけるＥｍａｘｌは、Ｊ８，４
におけるＢｍａｘ２よりも高い。
におけるＢｍａｘ２よりも高い。
一方、Ｅ（ｘ）の積分値が印加電圧Ｖｃｃを与えるから
、第１図と比較して明らかなように、本構造のＪｌ、＋
１接合におけるＥｍａｘｌは、従来構造におけるＢｍａ
ｘよりも低くなる。つまシ、フロー７４７７２層１１を
介在させることにより、本実施例ではドレイン電圧Ｖｃ
ｃを、Ｊｘ、ｉ接合とＪ８，４接合とに分圧し、それぞ
れの電界強度を低く抑えることができる。
、第１図と比較して明らかなように、本構造のＪｌ、＋
１接合におけるＥｍａｘｌは、従来構造におけるＢｍａ
ｘよりも低くなる。つまシ、フロー７４７７２層１１を
介在させることにより、本実施例ではドレイン電圧Ｖｃ
ｃを、Ｊｘ、ｉ接合とＪ８，４接合とに分圧し、それぞ
れの電界強度を低く抑えることができる。
ここで、フロー７４７７２層１７に接合Ｊ１，８の電位
がトランスファする時間ｔｌは、Ｎ 層１８の不純物濃
度とその厚さＸＮ−または幅ＷＮ−の小さい方とで決ま
り、はぼドレイン電圧Ｖｃｃの１／２程度でこのトラン
スファが起こるように設定すれば、■ＣＣはＪｌ、２接
合とＪ８．４接合とにほぼ等分に分圧される。
がトランスファする時間ｔｌは、Ｎ 層１８の不純物濃
度とその厚さＸＮ−または幅ＷＮ−の小さい方とで決ま
り、はぼドレイン電圧Ｖｃｃの１／２程度でこのトラン
スファが起こるように設定すれば、■ＣＣはＪｌ、２接
合とＪ８．４接合とにほぼ等分に分圧される。
一方、フロー７４７７２層１７の不純物濃度は、Ｎ一層
１８およびＰ−基板１１よりも高くし、Ｎ一層１８の空
乏層の到達後に等電位領域となるのを容易ならしめるが
、そのゲートＳｉＯ２膜１４と接する領域の不純物濃度
はゲート領域のチャネルビー１２層１９の濃度とほぼ等
しくシ、シきい値電圧ｖｔｈがフロー７４７７２層１７
の存在によって影響されないよ：・うにする。
１８およびＰ−基板１１よりも高くし、Ｎ一層１８の空
乏層の到達後に等電位領域となるのを容易ならしめるが
、そのゲートＳｉＯ２膜１４と接する領域の不純物濃度
はゲート領域のチャネルビー１２層１９の濃度とほぼ等
しくシ、シきい値電圧ｖｔｈがフロー７４７７２層１７
の存在によって影響されないよ：・うにする。
なお、ロジック回路や、リニアＩＣの構成要素とする場
合には、一般に高電圧が印加されるドレイン領域につい
て上記構成とするのみで十分な効果が得られるが、メモ
リとして使用する場合には、ソース領域、ドレイン領域
は固定されたものでないため、必然的に対称性が要求さ
れる。つまシ、ソース領域も上述した構成とする必要が
ある。この場合、ソース領域ではグー）Ｓｉｎｓ膜１４
に接するＮ 層１８の表面は、正のゲート電圧によつで
強い蓄積状態を呈し、高い伝導率の電子層が形成される
。同様に２層１７の表面およびチャネルドープ２層１９
表面は反転により伝導率の高い電子層となっておシ、こ
れらの表面はあいまってドレイン電流の通路となる。
合には、一般に高電圧が印加されるドレイン領域につい
て上記構成とするのみで十分な効果が得られるが、メモ
リとして使用する場合には、ソース領域、ドレイン領域
は固定されたものでないため、必然的に対称性が要求さ
れる。つまシ、ソース領域も上述した構成とする必要が
ある。この場合、ソース領域ではグー）Ｓｉｎｓ膜１４
に接するＮ 層１８の表面は、正のゲート電圧によつで
強い蓄積状態を呈し、高い伝導率の電子層が形成される
。同様に２層１７の表面およびチャネルドープ２層１９
表面は反転により伝導率の高い電子層となっておシ、こ
れらの表面はあいまってドレイン電流の通路となる。
次に、第４図を用いて本発明のＭＯＳ ＦＥＴの具体
的な製造方法の一例を説明する。
的な製造方法の一例を説明する。
まず、通常の方法に従ってＰ形シリコン基板（Ｐ 基板
）２１上に〜０，５μｍ程度の厚みのＬＯＣＯ８５ｉｎ
ｌＩ膜２２を形成し、素子間分離を行なう（第４図（ａ
））。
）２１上に〜０，５μｍ程度の厚みのＬＯＣＯ８５ｉｎ
ｌＩ膜２２を形成し、素子間分離を行なう（第４図（ａ
））。
次に、２５０〜１５０八程度のゲートＳ ｉｏ２膜２３
を成長させた後、ホウ素を導入してチャネルビー１２層
２４を形成し、さらにリフラクトリ−金属またはそのシ
リサイドによりグート電極２５を形成した後、ソース、
ドレイン形成領域にヒ素を打込む。次いで、熱処理を行
なうことにより、上記ヒ素打込みＮ層をゲート領域内に
幅Ｗだけ拡散させ、Ｎ一層２６とする（第４図（ｂ））
。
を成長させた後、ホウ素を導入してチャネルビー１２層
２４を形成し、さらにリフラクトリ−金属またはそのシ
リサイドによりグート電極２５を形成した後、ソース、
ドレイン形成領域にヒ素を打込む。次いで、熱処理を行
なうことにより、上記ヒ素打込みＮ層をゲート領域内に
幅Ｗだけ拡散させ、Ｎ一層２６とする（第４図（ｂ））
。
引続きＮ層２６よりも高濃度のホウ素打込みにより２層
２７を形成し、さらにこの２層２７よりも高濃度である
が低エネルギーのヒ素打込みにより浅いＮ層２８を形成
してＮＰＮ 構造の基礎を作る（第４図（Ｃ））。
２７を形成し、さらにこの２層２７よりも高濃度である
が低エネルギーのヒ素打込みにより浅いＮ層２８を形成
してＮＰＮ 構造の基礎を作る（第４図（Ｃ））。
次に、減圧ＣｖＤ（ＬＰＣＶＤ）により５１０２膜を堆
積した後、異方性エツチングによりグート電極２５の側
面部のみ残して除去し、サイドウオール８ｉ０＋ａ膜２
９を形成する。次い！、上記ＮＰＮ−のすべでの層より
も高濃度の〜１０ 個／ｄ程度のヒ素打込みを行ない、
両サイドウオール５ｉＯｉ＋）。
積した後、異方性エツチングによりグート電極２５の側
面部のみ残して除去し、サイドウオール８ｉ０＋ａ膜２
９を形成する。次い！、上記ＮＰＮ−のすべでの層より
も高濃度の〜１０ 個／ｄ程度のヒ素打込みを行ない、
両サイドウオール５ｉＯｉ＋）。
引続き、インプラ層活性化のだめの熱処理を行なうこと
により、第２図（ａ）と同様のソース、ドレイン構造を
もったＭＯＳ ＦＦ１Ｔが得られる（第４図（ｅ））
。
により、第２図（ａ）と同様のソース、ドレイン構造を
もったＭＯＳ ＦＦ１Ｔが得られる（第４図（ｅ））
。
第５図に、第４図（ｅ）のｖ−ｖ’断面の不純物分布の
一例を、横軸にＮ層２８の表面からの深さＸをとって示
す。換言すれば、このような不純物分布が形成されるよ
うに、各層のイオン打込量およびエネルギーを制御する
。
一例を、横軸にＮ層２８の表面からの深さＸをとって示
す。換言すれば、このような不純物分布が形成されるよ
うに、各層のイオン打込量およびエネルギーを制御する
。
第５図において、８層２８の不純物濃度は、１０〜１０
個／ｉ、その厚みは０．２μｍ前後である。フロー
ティング２層２７では、不純物濃度は１０ 〜１０
個／ ｔｒｉのオーダーとＰ基板２１に比較して高くし
てあり、ゲートＳｉＯｚｇ２３に接する表面の濃度は、
図中破線で示したチャネルビー１２層２４にほぼ等しく
なるようにする。また、その幅は０．２〜０．３μｍと
する。これに対し８層２６の不純物濃度は１０ 〜１０
個／ ｃＡのオーダーと８層２８に比較して低く設
定し、グー）Ｓｉｎ２膜２３に接する表面部では〜１０
個／ｃｒＩとする。
個／ｉ、その厚みは０．２μｍ前後である。フロー
ティング２層２７では、不純物濃度は１０ 〜１０
個／ ｔｒｉのオーダーとＰ基板２１に比較して高くし
てあり、ゲートＳｉＯｚｇ２３に接する表面の濃度は、
図中破線で示したチャネルビー１２層２４にほぼ等しく
なるようにする。また、その幅は０．２〜０．３μｍと
する。これに対し８層２６の不純物濃度は１０ 〜１０
個／ ｃＡのオーダーと８層２８に比較して低く設
定し、グー）Ｓｉｎ２膜２３に接する表面部では〜１０
個／ｃｒＩとする。
また幅は０．１〜０２μｍとする。
以上、ＰチャネルＭＯＳＦ’、ＥＴを例に説明したが、
各層の導電形を反対にすることにより、本発明はＮチャ
ネルＭＯＳＦＥＴにも全く同様に適用できる。
各層の導電形を反対にすることにより、本発明はＮチャ
ネルＭＯＳＦＥＴにも全く同様に適用できる。
以上説明したように、本発明によれば、第１導電形の半
導体基板表面に形成したドレイン領域のゲート電極に接
する部分を、半導体基板に直接液する第１の第２導電形
層、半導体基板より高濃度の第１導電形層および第１の
第２導電形層より高濃度の第２の第２導電形層からなる
積層構造としたことにより、従来のＬＤＤ構造において
ゲート端部に位置していた最大電界強度領域をゲート領
域内に移行させ、かつその最大値を低くすることができ
、従来ＬＤＤ構造の難点であったゲート端部での放電現
象によるゲート破壊とホットキャリア効果を低減し、Ｌ
ＤＤ構造の利点を十分に生かしたすぐれたＭＯＳ電界効
果トランジスタを実現することが可能となる。
導体基板表面に形成したドレイン領域のゲート電極に接
する部分を、半導体基板に直接液する第１の第２導電形
層、半導体基板より高濃度の第１導電形層および第１の
第２導電形層より高濃度の第２の第２導電形層からなる
積層構造としたことにより、従来のＬＤＤ構造において
ゲート端部に位置していた最大電界強度領域をゲート領
域内に移行させ、かつその最大値を低くすることができ
、従来ＬＤＤ構造の難点であったゲート端部での放電現
象によるゲート破壊とホットキャリア効果を低減し、Ｌ
ＤＤ構造の利点を十分に生かしたすぐれたＭＯＳ電界効
果トランジスタを実現することが可能となる。
第１図（ａ）は従来のＭＯＳ電界効果トランジスタの構
成例を示す要部断面図、同図（ｂ）はその電界強度分布
を示す図、第２図（ａ）は本発明の一実施例を示す要部
断面図、同図（ｂ）はその電界強度分布を示す図、第３
図はドレインへの印加電圧を増加させて行ったときのド
レイン電圧の変化を示す図、第４図（ａ）〜（ｅ）は本
発明のＭＯＳ電界効果トランジスｌｌ− タの具体的製造方法の一例を示す工程断面図、第５図は
第４図（ｅ）のｖ−ｖ’断面の不純物濃度分布を示す図
である。 １１．２１・拳・・Ｐ 基板、１２，３０Φ・・・Ｎ
層、１３．２５・・・拳ゲート電極、１４２３１１１１
１１１１ゲ一トＳｉｎｇ膜、１５．２８−−・・Ｎ層、
１７，２７・・・・２層、１８．２６・・・・Ｎ層。
成例を示す要部断面図、同図（ｂ）はその電界強度分布
を示す図、第２図（ａ）は本発明の一実施例を示す要部
断面図、同図（ｂ）はその電界強度分布を示す図、第３
図はドレインへの印加電圧を増加させて行ったときのド
レイン電圧の変化を示す図、第４図（ａ）〜（ｅ）は本
発明のＭＯＳ電界効果トランジスｌｌ− タの具体的製造方法の一例を示す工程断面図、第５図は
第４図（ｅ）のｖ−ｖ’断面の不純物濃度分布を示す図
である。 １１．２１・拳・・Ｐ 基板、１２，３０Φ・・・Ｎ
層、１３．２５・・・拳ゲート電極、１４２３１１１１
１１１１ゲ一トＳｉｎｇ膜、１５．２８−−・・Ｎ層、
１７，２７・・・・２層、１８．２６・・・・Ｎ層。
Claims (1)
- 【特許請求の範囲】 １、一導電形の半導体基体、上記基体に設けられた反対
導電形のソース、ドレイン領域、該ソース、ドレイン領
域間の上記基体表面上に絶縁膜を介して形成されたゲー
ト電極、上記ドレイン領域中に形成された上記一導電形
のフローティング領域とを具備して成り、上記フローテ
ィング領域と上記ドレイン領域との間に形成される第１
の逆バイアスＰＮ接合が上記ドレイン領域と上記基体と
の間に形成される第２の逆バイアスＰＮ接合と直列に結
合されて成ることを特徴とするＭＯＳ電界効果トランジ
スタ。 ２、第１導電形の半導体基板表面に形成された第２導電
形層からなるドレイン領域のうち、ゲート絶縁膜を介し
てゲート電極に接する端部の不純物濃度を他の部分に比
較して低く形成してなるＭＯＳ電界効果トランジスタに
おいて、上記ドレイン領域のゲート領域に接する端部を
、上記第２導電形層間に半導体基板より高い不純物濃度
を有する第１導電形層を介在させて、半導体基板に接す
る第１の第２導電形層、上記第１導電形層および第１の
第２導電形層より高い不純物濃度を有する第２の第２導
電形層からなる積層構造としたことを特徴とするＭＯＳ
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645085A JPS61226965A (ja) | 1985-04-01 | 1985-04-01 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645085A JPS61226965A (ja) | 1985-04-01 | 1985-04-01 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226965A true JPS61226965A (ja) | 1986-10-08 |
Family
ID=13316117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6645085A Pending JPS61226965A (ja) | 1985-04-01 | 1985-04-01 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0481559A2 (en) * | 1990-10-18 | 1992-04-22 | Koninklijke Philips Electronics N.V. | A method of fabricating a field-effect transistor |
| EP0583897A2 (en) * | 1992-08-03 | 1994-02-23 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| WO1994027316A1 (en) * | 1993-05-14 | 1994-11-24 | Watkins-Johnson Company | Method of manufacturing side walls and semiconductor device having side walls |
-
1985
- 1985-04-01 JP JP6645085A patent/JPS61226965A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0481559A2 (en) * | 1990-10-18 | 1992-04-22 | Koninklijke Philips Electronics N.V. | A method of fabricating a field-effect transistor |
| EP0583897A2 (en) * | 1992-08-03 | 1994-02-23 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| EP0583897A3 (en) * | 1992-08-03 | 1994-08-17 | Hughes Aircraft Co | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5527721A (en) * | 1992-08-03 | 1996-06-18 | Hughes Aircraft Company | Method of making FET with two reverse biased junctions in drain region |
| WO1994027316A1 (en) * | 1993-05-14 | 1994-11-24 | Watkins-Johnson Company | Method of manufacturing side walls and semiconductor device having side walls |
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