JPH0325950B2 - - Google Patents
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- JPH0325950B2 JPH0325950B2 JP57113709A JP11370982A JPH0325950B2 JP H0325950 B2 JPH0325950 B2 JP H0325950B2 JP 57113709 A JP57113709 A JP 57113709A JP 11370982 A JP11370982 A JP 11370982A JP H0325950 B2 JPH0325950 B2 JP H0325950B2
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- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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- H10D84/85—Complementary IGFETs, e.g. CMOS
Description
本発明は、大規模集積回路の微細化デバイスに
おいて、もつとも有望な絶縁ゲート型静電誘導ト
ランジスタを用いた半導体集積回路に関する。 LSIからVLSIへと集積回路（IC）の高密度化
の進歩は激しい。VLSIの分野における主役のデ
バイスは絶縁ゲート型トランジスタ（MOSトラ
ンジスタ）である。通常は、絶縁ゲート型電界効
果トランジスタ（MOSFET）が使われている。
ｎチヤンネルMOSFETの断面構造の一例を第１
図に示す。ｐ基板１１の一主表面上にn+領域１
２，１３が設けられてソース領域、ドレイン領域
となされている。１４は、通常ボロンのイオン注
入で形成されるチヤンネルドープ領域で、基板１
１より高い不純物密度領域になされている。１５
は、チヤンネルストツパー領域、１６はSiO2，
Si3N4あるいはSiOxNy等のゲート絶縁層、１７
は、n+ポリシリコン、MoSi2，WSi2，Mo，Ｗ等
のゲート電極、１８はフイールド酸化膜、１９
は、PSG膜、２０，２１はそれぞれソース及び
ドレイン金属電極である。 MOSFETの性能を向上させ、さらに高密度化
を実現するには、チヤンネル長（実効チヤンネル
長）Leffを短くすること、すなわち短チヤンネル
化が必須である。MOSFETの短チヤンネル化
は、基本的にはスケーリング理論（R.H.
Dennard、F.H.Gaensslen、H.N.Yu、V.L.
Rideout、E.Bassaous and A.R.Leblanc、
“Design of ion implanted MOSFET′S with
very small physical dimensions”、IEEE、Ｊ、
Solid State Circuits、Vol.SC−９、pp.256−
268、1974）に従つて行なわれている。すなわち、
チヤンネル長Leffを１／Ｋに減少させる時に他の
諸量の変化が表１のようになされるわけであ。
おいて、もつとも有望な絶縁ゲート型静電誘導ト
ランジスタを用いた半導体集積回路に関する。 LSIからVLSIへと集積回路（IC）の高密度化
の進歩は激しい。VLSIの分野における主役のデ
バイスは絶縁ゲート型トランジスタ（MOSトラ
ンジスタ）である。通常は、絶縁ゲート型電界効
果トランジスタ（MOSFET）が使われている。
ｎチヤンネルMOSFETの断面構造の一例を第１
図に示す。ｐ基板１１の一主表面上にn+領域１
２，１３が設けられてソース領域、ドレイン領域
となされている。１４は、通常ボロンのイオン注
入で形成されるチヤンネルドープ領域で、基板１
１より高い不純物密度領域になされている。１５
は、チヤンネルストツパー領域、１６はSiO2，
Si3N4あるいはSiOxNy等のゲート絶縁層、１７
は、n+ポリシリコン、MoSi2，WSi2，Mo，Ｗ等
のゲート電極、１８はフイールド酸化膜、１９
は、PSG膜、２０，２１はそれぞれソース及び
ドレイン金属電極である。 MOSFETの性能を向上させ、さらに高密度化
を実現するには、チヤンネル長（実効チヤンネル
長）Leffを短くすること、すなわち短チヤンネル
化が必須である。MOSFETの短チヤンネル化
は、基本的にはスケーリング理論（R.H.
Dennard、F.H.Gaensslen、H.N.Yu、V.L.
Rideout、E.Bassaous and A.R.Leblanc、
“Design of ion implanted MOSFET′S with
very small physical dimensions”、IEEE、Ｊ、
Solid State Circuits、Vol.SC−９、pp.256−
268、1974）に従つて行なわれている。すなわち、
チヤンネル長Leffを１／Ｋに減少させる時に他の
諸量の変化が表１のようになされるわけであ。
【表】
ゲート絶縁膜厚Tox、チヤンネル幅Ｗ、電圧
Ｖ、電流Ｉはすべて１／Ｋに減少する。チヤンネ
ル不純物密度ＮはＫ倍になる、などである。しか
し、実際の回路動作を考えると電圧Ｖを１／Ｋに
することは難しく、ある程度の大きさに保たざる
を得ない。そのために、チヤンネル不純物密度
は、Ｋ〜K2倍の値になる。すなわち、Ｎは短チ
ヤンネル化とともに急激に大きくなるのである。
チヤンネル長Leffが、1μm程度以下になると、Ｎ
は1016cm-3をはるかに越えて、１×1017cm-3に漸
近する。MOSFETでは、ゲート電圧０のときに
ドレインに電圧を加えても電流が流れないノーマ
リオフ特性を、ソース・ドレイン領域とは反対導
電型のチヤンネル領域に空之層にはならない中性
領域を残すことによつて実現しているために、短
チヤンネル化と共に必然的に、チヤンネル領域の
不純物密度を高くせざるを得ないわけである。 チヤンネル不純物密度が高くなると、当然不純
物散乱によつてキヤリアの移動度が低下し、電流
密度が低下する。変換コンダクタンスを低下させ
る原因になる。シリコン中の電子で比較すると、
不純物密度１×1014cm-3のとき1500cm2／Ｖ・Sec
程度の移動度は、１×1017cm-3の不純物になると
700cm2／V.Sec程度に減少する。さらに、チヤン
ネルの不純物密度が高くなると、ゲート絶縁膜の
下に作られるキヤリアの反転層の深さがきわめて
浅くなつて、SiO2−Si、Si3N4−Si等の界面に起
因する散乱を殆んど全部のキヤリアが受けるよう
になつて、実効的なキヤリアの移動度はますます
減少する。ｐ形シリコン基板に、200Å厚さの酸
化膜（SiO2）を設け、この上にゲート電極を設
けて、ゲート電極に3Vの電圧を加えたときの反
転層内電子密度の表面からの深さを方向分布を、
第２図に示す。基板不純物密度１×1014cm-3、１
×1016cm-3、１×1017cm-3に対しての電子密度分
布が示されている。表面密度は２×1019cm-3程度
である。Ｎ＝１×1017cm-3では、反転層電子は、
100Å程度のところに局在しているが、Ｎ＝１×
1014cm-3になると反転層電子は1000Å程度以上に
分布する。シリコン中におけるキヤリアの平均自
由行程は、50〜100Å程度と考えられているから、
Ｎ＝１×1017cm-3の場合には殆んどすべての電子
が表面散乱を受けながら運動することになる。Ｎ
＝１×1014cm-3になると、かなりの電子が表面散
乱を受けずに、バルク結晶中の運動をすることに
なり、実効移動度が大きくなるわけである。第２
図と同じ状態におけるシリコン表面からの電位分
布を第３図に示す。当然のことではあるが、基板
不純物密度が低くなると、電位は基板内部まで分
布するようになる。いわば反転層と基板間のキヤ
パシタンスが小さくなるわけである。 Tox＝200Åとした構造で、反転層中に誘起さ
れる電子の表面密度の基板不純物密度依存性を代
４図に示す。ゲート電圧Vg＝２，３，5Vに対し
て示してある。同一のゲート電圧に対する表面電
子密度は、基板不純物密度が低い程高くなつてい
る。 これらの結果から、基板不純物密度は低い方
が、同一ゲート電圧による誘起キヤリア量が多く
かつ実効移動度が大きいことから、流れる電流は
大きいことになる。すなわち、変換コンダクタン
スが大きいことになる。さらに、ゲートの入力容
量も小さく、より高速の動作が行えることにな
る。 しかし、基板不純物密度が低すぎると、ソー
ス・ドレイン間が空之化し、０ゲート電圧時にも
電流が流れて、ノーマリオフ特性が実現されない
という欠点が現われてくる。 低不純物密度チヤンネル領域によるキヤリア移
動度の大きさ及びゲート容量が小さいという特徴
を生かしながら、なおかつノーマリオフ特性を実
現するものとして絶縁ゲート型静電誘導トランジ
スタ（MOSSIT）が提案されている（特願昭54
−10837号：絶縁ゲート型トランジスタ及び集積
回路及びJ.Nishizawa、T.Ohmi and H.L.Chen、
“Ａ limitation of channel Iength in dynamic
menories”、IEEE.Trans、Electron Devices、
Vol.ED−27、pp.1640−1649、1980）。MOSSIT
の断面構造の一例を第５図に示す。基板３１がｐ
−基板になされていること、チヤンネル領域３２
がｐ−領域であること、チヤンネル領域の下に、
p+領域３が設けられていることが、従来
MOSFETとは異なつている。p+領域３４の不純
物密度は、ドレインn+領域１３との間に動作電
圧領域でトンネル電流が流れない程度の値に抑え
られている。たとえば、３〜５×1017cm-3程度以
下である。p-領域３２の不純物密度は、移動度
を大きく保つため通常1015cm-3程度以下になされ
ている。基板の不純物密度が低いのはソース・ド
レイン領域のキヤパシタンスを小さくするためで
ある。ゲート領域３３は、n+ソース領域に対し
てできるだけ大きな拡散電位を有する材料、たと
えばp+ポリシリコン、MoSi2、WSi2、TiSi2、
TaSi2等のシリサイドあるいはMo、Ｗ、Ptなど
の高融点金属で形成される。あるいは、ゲート絶
縁膜１６に接触する部分をp+ポリシリコンにし
てその上にシリサイドあるいは金属を設けた構造
にすれば、ゲート電極抵抗が小さくなつて、高速
動作には、さらに有効である。従来のMOSFET
で非常に良く使用されるn+ポリシリコンゲート
は、第５図のMOSSITでは使わない。第５図の
構造で、ゲート３３をn+ポリシリコンにすると、
ゲート絶縁膜１６の厚さが薄くなると、０ゲート
電圧時でもチヤンネル表面電位がソース電位に接
近して、表面伝導が生じ、ノーマリオフ特性が実
現されなくなる。第５図の構造のMOSSITにお
いては、ノーマリオフ特性はチヤンネル領域に中
性領域を残して達成するのではなく、n+ソース
領域１２に対するゲート３３及びP+領域３４の
拡散電位でチヤンネル中に電位障壁を作ることに
よつて達成されている。従来MOSFETとは、基
本的な概念が異なつている。第５図で、基板の他
の主表面側に、P+領域３５と電極３６が設けら
れているのは、高抵抗基板電位を一定に保つため
である。MOSSITでは、従来MOSFETで良く使
われる基板バイアスは使用しない。すなわち、第
５図のｎチヤンネルMOSSITで、基板に負電位
を与えるようなことはしない。基板に負電位を与
えると、チヤンネルに誘起される反転層内の電子
が、表面にますます局在してしまうからである。
第２図で示したように、MOSSITの基本的な考
えは、誘起されたキヤリアが、表面からできるだ
け深くまで、広々と拡がつて流れるようにするこ
とにあるから、逆バイアスの基板バイアスは与え
ない。むしろ、拡散電位で許されるある範囲まで
の順方向バイアスを基板に与える方向なのであ
る。 第５図のMOSSITは、低濃度チヤンネル領域
を反映して、キヤリアの移動度が大きく、大きな
ドレイン電流を流し易い。しかし、基板及びゲー
ト電位をソースと同電位に保つた時、ドレインに
3Vの電圧を加えた状態でチヤンネルに、0.6Vの
電位障壁を存在させるためには、Leff／Ｄ1.6
なる条件を満足させなければならない。すなわ
ち、実効チヤンネル長Leffは、チヤンネル領域深
さＤの1.6倍より長く設計されなければならない。
もちろん、電圧が小さくなれば、Leff／Ｄの限界
値はさらに小さくできる。しかし、それにしても
Leff／Ｄは1.3〜1.5といつた値以上にしなければ
ならないわけである。 本発明の目的は、叙上の従来の欠点を克服し、
より短チヤンネル化が行えて変換コンダクタンス
が大きく、かつプロセス変動にも強いMOSSIT
及びMOSSITを用いた集積回路を提供すること
である。 第５図のMOSSITの構造で、Leff／Ｄの値が
ノーマリオフ特性を保証するとあまり小さくでき
なかつた原因の第１は、n+ソース領域及びn+ド
レイン領域が、チヤンネル領域深さＤと略々同じ
かもしくはそれよりも深い程度まで形成されてい
たことによる。n+ソース領域はたとえば０電位
に、n+ドレイン領域は所定の電圧Vdに保たれて
いるわけであるから、Leffが短くなる程、両電極
領域の電圧の影響がチヤンネル内に及び、電位障
壁高さを低くするように働いたわけである。ソー
ス領域はチヤンネル領域に十分なキヤリアを供給
し、ドレイン領域はチヤンネル領域からのキヤリ
アを吸収すればよいのであるから、必ずしも第５
図のように深く形成する必要はないわけである。 本発明のｎチヤンネルMOSSITの断面構造の
一例を第６図に示す。P+基板４１上に、たとえ
ばエピタキシヤル成長によりp-層３２を成長さ
せた基板上に本発明のMOSSITが作られた例で
ある。n+ソース領域１２及びn+ドレイン領域１
３がきわめて薄く形成されている。たとえば、数
100Å以下の深さにn+領域が形成されている。４
２，４３はMoSi2、WSi2などのシリサイドであ
る。チヤンネルp-領域３２の深さは、略々実効
チヤンネル長Leffに等しいか、それより短くす
る。p+基板４１の不純物密度は１×1017cm-3程度
以上である。p-エピタキシヤル層３２を成長す
る時に、オートドーピングによるp+p-界面のだ
れが少なくできるのであれば、p+基板の不純物
密度は比較的高めの方が望ましい。基板電位が安
定することと、遮断状態におけるチヤンネル内の
電位障壁が高くできるからである。p-チヤンネ
ル領域の不純物密度は、１×1015cm-3程度以下に
通常設定する。ゲート電極３３は、p+ポリシリ
コン、YoSi2、WSi2、TaSi2、TiSi2等のシリサ
イド、あるいはMo、Ｗ、Pt等の高融点金属であ
る。もちろん、あらゆるプロセスの低温化が可能
になつて、500℃以下でプロセスが行えるように
なれば、Alでもよいわけである。短チヤンネル
を極限まで、進めるにはゲート電極はゲート絶縁
膜１６に隣接する部分を、ソース領域とは反対導
電型の低抵抗ポリシリコンにし、その上にシリサ
イド、金属を連続して配置した構造が望ましい。
ノーマリオフ特性をより確実にし、ゲート抵抗を
小さくするためである。４２，４３のシリサイド
層の厚さは数100Å以下である。たとえば、Mo
を蒸着もしくは、CVDにより100Å程度以下に堆
積し、Mo膜にAsなどのイオン注入を行ない、
As原子がMoをちようど通過し終つて、シリコン
表面数10Åから数100Å以下の所で留まるように
注入する。100Å程度のMoであれば、Asの注入
加速電圧は100kV程度である。その後600〜700℃
程度で熱処理すると、Moはシリコンと反応して
MoSi2に変わる。MoSi2に隣接して、きわめて高
濃度（１×1020〜１×1021cm-3）のAsイオン注入
層が存在しているから、900℃〜1000℃程度のア
ニールを行えば、Asは活性化するわけである。
しかも、900℃〜1000℃のアニールでもこうして
作られたMoSi2はきわめて安定でかつ均一であ
る。第６図に示すような構造のMOSSITが十分
できることになる。 第６図に示される本発明のMOSSITは、ソー
ス、ドレイン領域がきわめて浅く形成されている
ために、基板のP+領域に接触することがない。
そのため、P+基板不純物密度は、トンネル電流
や降伏電圧のことを考慮することなく高くでき
る。また、ソース、ドレイン領域はP+基板から
離れているため、そのキヤパシタンスがきわめて
小さくできることになる。第５図のような構造を
作ろうとすると、P+領域３４の形成のためにマ
スクプロセスが必要になるが、第６図の構造では
そういつたことはなく、作り易いことになる。本
発明のMOSSITは、短チヤンネル化が容易でか
つ高抵抗チヤンネル領域が使えてキヤリアの移動
度が大きく、反転層内キヤリアが表面からかなり
の深さまで拡がつて流れるために変換コンダクタ
ンスが大きく、かつソース、ドレインのキヤパシ
タンスも小さいため高速動作に適している。 更に、n+ドレイン領域が直接P+領域と隣接し
ないこと、及びドレイン電圧の影響が略々チヤン
ネル領域全体に及ぶことのために、ドレイン耐圧
を大きくできる。同時に従来MOSFETのように
ドレイン電圧がドレイン側チヤンネル部に局所的
に加わるのではなく、チヤンネル内部にまで及ぶ
ため、電界強度がそれほど強くならず、ホツトエ
レクトロン注入による閾値電圧の変動が本発明の
MOSSITでは現われない。 第６図では、P+基板上にp-層を設けた本発明
のMOSSITを示したが、第７図に示すように、
P-基板にイオン注入でP+埋込み層を設けた構造
でも本発明のMOSSITは構成できる。裏面にp+
拡散領域が設けられたp-基板３１に、イオン注
入によりP+領域４４が設けられていること以外
は、基本的には第６図と同様の構造である。同一
の番号は、第５図にも使われている。第７図の構
造は、エピタキシヤル成長を必要としないため、
製造は容易であるが、P+領域４４のイオン注入
層のアニール時のボロンの両分布により、p-接
合界面が急峻な不純物分布になるにくい欠点があ
る。接合界面の不純物分布を急峻にするには、
As等をイオン注入しておいて界面で補償し合う
ように設定すればよい。 さて、MOSトランジスタのゲート絶縁膜直下
の反転層中には、たとえば第２図に示すように、
1019cm-3から1016cm-3といつたきわめて高密度の
キヤリアが誘起されている。このようなきわめて
高密度のキヤリアが誘起されているにもかかわら
ず、MOSトランジスタにおいて空間電荷抵抗が
すぐには効果を持たない埋由は、チヤンネル中に
誘起されたキヤリアの電気力線が、ドレイン電圧
が低いときには殆んどすべて、ゲート電極に終端
しているからである。そのために、チヤンネル中
のキヤリアの空間電荷の効果が、主電極であるソ
ース・ドレイン間には現われて来ないのである。
しかし、ドレイン電圧がある程度大きくなると、
ドレイン側チヤンネル中のキヤリアの空間電荷の
電気力線の一部はドレインに終端するようにな
る。ドレイン電圧Vdが、Vg−Vth（Vg：ゲート
電圧、Vth：しきい値電圧）に達すると、ドレイ
ン端チヤンネル中のキヤリアの電気力線はすべて
ドレインに終端するようになり、チヤンネル中に
誘起されたキヤリアの空間電荷抵抗が効果を持つ
ようになる。この事が、従来型MOSFETの電流
飽和の一つの原因になつているわけである。従来
型MOSFETの電流電圧特性は、もつとも簡単に
は次式で与えられる。 Id＝β｛（Vg−Vth）Vd−Vd2／２｝ (1) ただし、VdVg−Vth Id＝β／２（Vg−Vth）2 (2) ただし、VdVg−Vth ここで、βは β＝μcεoxW／ToxLeff (3) である。μcは、キヤリアの実効移動度である。
式(1)より、ドレイン電圧が小さい平衡状態に近い
時の抵抗RFETは、 RFET＝１／β（Vg−Vth）＝ToxLeff／μcεoxW（Vg−
Vth）(4) となる。 一方、MOSSITではドレイン電圧の影響が、
とくにドレイン電圧が大きくなつたときには、チ
ヤンネル中に大きく影響するわけであるから、誘
起されたキヤリアの空間電荷抵抗が効果を持ち易
い。チヤンネル中のキヤリアの電気力線が全部ド
レインに終端すると考えたときの一次元近似の空
間電荷抵抗Rscは、 Rsc≒Leff2／2εSVs (5) となる。ただし、簡単のためにキヤリアはすべて
飽和速度Vsで走行しているものと考えている。
εはシリコンの誘電率、Ｓはキヤリアが流れてい
る部分の断面積である。もちろん、MOSSITに
おいても、特にドレイン電圧が小さい時には、大
半のキヤリアの電気力線はゲート電極に終端して
いるし、たとえドレイン電圧が大きくなつても、
かなりのキヤリアの電気力線はゲートに終端して
いる。さらに、チヤンネル中全領域のキヤリアの
電気力線がドレイン電極に終端しているとして、
式(5)は導かれているが、この条件もきわめて極端
なものであつて、式(5)のRscの値はきわめて大き
く見積つた値である。たとえば、Vs＝１×107
cm／sec、μc＝600cm2／V.sec、Tox＝200Å、Vg
−Vth＝2V、チヤンネル実効深さ＝0.15μm、Ｗ
＝1μmとしたときに、RFETとRscを求めてみる
と、表２の如くなる。
Ｖ、電流Ｉはすべて１／Ｋに減少する。チヤンネ
ル不純物密度ＮはＫ倍になる、などである。しか
し、実際の回路動作を考えると電圧Ｖを１／Ｋに
することは難しく、ある程度の大きさに保たざる
を得ない。そのために、チヤンネル不純物密度
は、Ｋ〜K2倍の値になる。すなわち、Ｎは短チ
ヤンネル化とともに急激に大きくなるのである。
チヤンネル長Leffが、1μm程度以下になると、Ｎ
は1016cm-3をはるかに越えて、１×1017cm-3に漸
近する。MOSFETでは、ゲート電圧０のときに
ドレインに電圧を加えても電流が流れないノーマ
リオフ特性を、ソース・ドレイン領域とは反対導
電型のチヤンネル領域に空之層にはならない中性
領域を残すことによつて実現しているために、短
チヤンネル化と共に必然的に、チヤンネル領域の
不純物密度を高くせざるを得ないわけである。 チヤンネル不純物密度が高くなると、当然不純
物散乱によつてキヤリアの移動度が低下し、電流
密度が低下する。変換コンダクタンスを低下させ
る原因になる。シリコン中の電子で比較すると、
不純物密度１×1014cm-3のとき1500cm2／Ｖ・Sec
程度の移動度は、１×1017cm-3の不純物になると
700cm2／V.Sec程度に減少する。さらに、チヤン
ネルの不純物密度が高くなると、ゲート絶縁膜の
下に作られるキヤリアの反転層の深さがきわめて
浅くなつて、SiO2−Si、Si3N4−Si等の界面に起
因する散乱を殆んど全部のキヤリアが受けるよう
になつて、実効的なキヤリアの移動度はますます
減少する。ｐ形シリコン基板に、200Å厚さの酸
化膜（SiO2）を設け、この上にゲート電極を設
けて、ゲート電極に3Vの電圧を加えたときの反
転層内電子密度の表面からの深さを方向分布を、
第２図に示す。基板不純物密度１×1014cm-3、１
×1016cm-3、１×1017cm-3に対しての電子密度分
布が示されている。表面密度は２×1019cm-3程度
である。Ｎ＝１×1017cm-3では、反転層電子は、
100Å程度のところに局在しているが、Ｎ＝１×
1014cm-3になると反転層電子は1000Å程度以上に
分布する。シリコン中におけるキヤリアの平均自
由行程は、50〜100Å程度と考えられているから、
Ｎ＝１×1017cm-3の場合には殆んどすべての電子
が表面散乱を受けながら運動することになる。Ｎ
＝１×1014cm-3になると、かなりの電子が表面散
乱を受けずに、バルク結晶中の運動をすることに
なり、実効移動度が大きくなるわけである。第２
図と同じ状態におけるシリコン表面からの電位分
布を第３図に示す。当然のことではあるが、基板
不純物密度が低くなると、電位は基板内部まで分
布するようになる。いわば反転層と基板間のキヤ
パシタンスが小さくなるわけである。 Tox＝200Åとした構造で、反転層中に誘起さ
れる電子の表面密度の基板不純物密度依存性を代
４図に示す。ゲート電圧Vg＝２，３，5Vに対し
て示してある。同一のゲート電圧に対する表面電
子密度は、基板不純物密度が低い程高くなつてい
る。 これらの結果から、基板不純物密度は低い方
が、同一ゲート電圧による誘起キヤリア量が多く
かつ実効移動度が大きいことから、流れる電流は
大きいことになる。すなわち、変換コンダクタン
スが大きいことになる。さらに、ゲートの入力容
量も小さく、より高速の動作が行えることにな
る。 しかし、基板不純物密度が低すぎると、ソー
ス・ドレイン間が空之化し、０ゲート電圧時にも
電流が流れて、ノーマリオフ特性が実現されない
という欠点が現われてくる。 低不純物密度チヤンネル領域によるキヤリア移
動度の大きさ及びゲート容量が小さいという特徴
を生かしながら、なおかつノーマリオフ特性を実
現するものとして絶縁ゲート型静電誘導トランジ
スタ（MOSSIT）が提案されている（特願昭54
−10837号：絶縁ゲート型トランジスタ及び集積
回路及びJ.Nishizawa、T.Ohmi and H.L.Chen、
“Ａ limitation of channel Iength in dynamic
menories”、IEEE.Trans、Electron Devices、
Vol.ED−27、pp.1640−1649、1980）。MOSSIT
の断面構造の一例を第５図に示す。基板３１がｐ
−基板になされていること、チヤンネル領域３２
がｐ−領域であること、チヤンネル領域の下に、
p+領域３が設けられていることが、従来
MOSFETとは異なつている。p+領域３４の不純
物密度は、ドレインn+領域１３との間に動作電
圧領域でトンネル電流が流れない程度の値に抑え
られている。たとえば、３〜５×1017cm-3程度以
下である。p-領域３２の不純物密度は、移動度
を大きく保つため通常1015cm-3程度以下になされ
ている。基板の不純物密度が低いのはソース・ド
レイン領域のキヤパシタンスを小さくするためで
ある。ゲート領域３３は、n+ソース領域に対し
てできるだけ大きな拡散電位を有する材料、たと
えばp+ポリシリコン、MoSi2、WSi2、TiSi2、
TaSi2等のシリサイドあるいはMo、Ｗ、Ptなど
の高融点金属で形成される。あるいは、ゲート絶
縁膜１６に接触する部分をp+ポリシリコンにし
てその上にシリサイドあるいは金属を設けた構造
にすれば、ゲート電極抵抗が小さくなつて、高速
動作には、さらに有効である。従来のMOSFET
で非常に良く使用されるn+ポリシリコンゲート
は、第５図のMOSSITでは使わない。第５図の
構造で、ゲート３３をn+ポリシリコンにすると、
ゲート絶縁膜１６の厚さが薄くなると、０ゲート
電圧時でもチヤンネル表面電位がソース電位に接
近して、表面伝導が生じ、ノーマリオフ特性が実
現されなくなる。第５図の構造のMOSSITにお
いては、ノーマリオフ特性はチヤンネル領域に中
性領域を残して達成するのではなく、n+ソース
領域１２に対するゲート３３及びP+領域３４の
拡散電位でチヤンネル中に電位障壁を作ることに
よつて達成されている。従来MOSFETとは、基
本的な概念が異なつている。第５図で、基板の他
の主表面側に、P+領域３５と電極３６が設けら
れているのは、高抵抗基板電位を一定に保つため
である。MOSSITでは、従来MOSFETで良く使
われる基板バイアスは使用しない。すなわち、第
５図のｎチヤンネルMOSSITで、基板に負電位
を与えるようなことはしない。基板に負電位を与
えると、チヤンネルに誘起される反転層内の電子
が、表面にますます局在してしまうからである。
第２図で示したように、MOSSITの基本的な考
えは、誘起されたキヤリアが、表面からできるだ
け深くまで、広々と拡がつて流れるようにするこ
とにあるから、逆バイアスの基板バイアスは与え
ない。むしろ、拡散電位で許されるある範囲まで
の順方向バイアスを基板に与える方向なのであ
る。 第５図のMOSSITは、低濃度チヤンネル領域
を反映して、キヤリアの移動度が大きく、大きな
ドレイン電流を流し易い。しかし、基板及びゲー
ト電位をソースと同電位に保つた時、ドレインに
3Vの電圧を加えた状態でチヤンネルに、0.6Vの
電位障壁を存在させるためには、Leff／Ｄ1.6
なる条件を満足させなければならない。すなわ
ち、実効チヤンネル長Leffは、チヤンネル領域深
さＤの1.6倍より長く設計されなければならない。
もちろん、電圧が小さくなれば、Leff／Ｄの限界
値はさらに小さくできる。しかし、それにしても
Leff／Ｄは1.3〜1.5といつた値以上にしなければ
ならないわけである。 本発明の目的は、叙上の従来の欠点を克服し、
より短チヤンネル化が行えて変換コンダクタンス
が大きく、かつプロセス変動にも強いMOSSIT
及びMOSSITを用いた集積回路を提供すること
である。 第５図のMOSSITの構造で、Leff／Ｄの値が
ノーマリオフ特性を保証するとあまり小さくでき
なかつた原因の第１は、n+ソース領域及びn+ド
レイン領域が、チヤンネル領域深さＤと略々同じ
かもしくはそれよりも深い程度まで形成されてい
たことによる。n+ソース領域はたとえば０電位
に、n+ドレイン領域は所定の電圧Vdに保たれて
いるわけであるから、Leffが短くなる程、両電極
領域の電圧の影響がチヤンネル内に及び、電位障
壁高さを低くするように働いたわけである。ソー
ス領域はチヤンネル領域に十分なキヤリアを供給
し、ドレイン領域はチヤンネル領域からのキヤリ
アを吸収すればよいのであるから、必ずしも第５
図のように深く形成する必要はないわけである。 本発明のｎチヤンネルMOSSITの断面構造の
一例を第６図に示す。P+基板４１上に、たとえ
ばエピタキシヤル成長によりp-層３２を成長さ
せた基板上に本発明のMOSSITが作られた例で
ある。n+ソース領域１２及びn+ドレイン領域１
３がきわめて薄く形成されている。たとえば、数
100Å以下の深さにn+領域が形成されている。４
２，４３はMoSi2、WSi2などのシリサイドであ
る。チヤンネルp-領域３２の深さは、略々実効
チヤンネル長Leffに等しいか、それより短くす
る。p+基板４１の不純物密度は１×1017cm-3程度
以上である。p-エピタキシヤル層３２を成長す
る時に、オートドーピングによるp+p-界面のだ
れが少なくできるのであれば、p+基板の不純物
密度は比較的高めの方が望ましい。基板電位が安
定することと、遮断状態におけるチヤンネル内の
電位障壁が高くできるからである。p-チヤンネ
ル領域の不純物密度は、１×1015cm-3程度以下に
通常設定する。ゲート電極３３は、p+ポリシリ
コン、YoSi2、WSi2、TaSi2、TiSi2等のシリサ
イド、あるいはMo、Ｗ、Pt等の高融点金属であ
る。もちろん、あらゆるプロセスの低温化が可能
になつて、500℃以下でプロセスが行えるように
なれば、Alでもよいわけである。短チヤンネル
を極限まで、進めるにはゲート電極はゲート絶縁
膜１６に隣接する部分を、ソース領域とは反対導
電型の低抵抗ポリシリコンにし、その上にシリサ
イド、金属を連続して配置した構造が望ましい。
ノーマリオフ特性をより確実にし、ゲート抵抗を
小さくするためである。４２，４３のシリサイド
層の厚さは数100Å以下である。たとえば、Mo
を蒸着もしくは、CVDにより100Å程度以下に堆
積し、Mo膜にAsなどのイオン注入を行ない、
As原子がMoをちようど通過し終つて、シリコン
表面数10Åから数100Å以下の所で留まるように
注入する。100Å程度のMoであれば、Asの注入
加速電圧は100kV程度である。その後600〜700℃
程度で熱処理すると、Moはシリコンと反応して
MoSi2に変わる。MoSi2に隣接して、きわめて高
濃度（１×1020〜１×1021cm-3）のAsイオン注入
層が存在しているから、900℃〜1000℃程度のア
ニールを行えば、Asは活性化するわけである。
しかも、900℃〜1000℃のアニールでもこうして
作られたMoSi2はきわめて安定でかつ均一であ
る。第６図に示すような構造のMOSSITが十分
できることになる。 第６図に示される本発明のMOSSITは、ソー
ス、ドレイン領域がきわめて浅く形成されている
ために、基板のP+領域に接触することがない。
そのため、P+基板不純物密度は、トンネル電流
や降伏電圧のことを考慮することなく高くでき
る。また、ソース、ドレイン領域はP+基板から
離れているため、そのキヤパシタンスがきわめて
小さくできることになる。第５図のような構造を
作ろうとすると、P+領域３４の形成のためにマ
スクプロセスが必要になるが、第６図の構造では
そういつたことはなく、作り易いことになる。本
発明のMOSSITは、短チヤンネル化が容易でか
つ高抵抗チヤンネル領域が使えてキヤリアの移動
度が大きく、反転層内キヤリアが表面からかなり
の深さまで拡がつて流れるために変換コンダクタ
ンスが大きく、かつソース、ドレインのキヤパシ
タンスも小さいため高速動作に適している。 更に、n+ドレイン領域が直接P+領域と隣接し
ないこと、及びドレイン電圧の影響が略々チヤン
ネル領域全体に及ぶことのために、ドレイン耐圧
を大きくできる。同時に従来MOSFETのように
ドレイン電圧がドレイン側チヤンネル部に局所的
に加わるのではなく、チヤンネル内部にまで及ぶ
ため、電界強度がそれほど強くならず、ホツトエ
レクトロン注入による閾値電圧の変動が本発明の
MOSSITでは現われない。 第６図では、P+基板上にp-層を設けた本発明
のMOSSITを示したが、第７図に示すように、
P-基板にイオン注入でP+埋込み層を設けた構造
でも本発明のMOSSITは構成できる。裏面にp+
拡散領域が設けられたp-基板３１に、イオン注
入によりP+領域４４が設けられていること以外
は、基本的には第６図と同様の構造である。同一
の番号は、第５図にも使われている。第７図の構
造は、エピタキシヤル成長を必要としないため、
製造は容易であるが、P+領域４４のイオン注入
層のアニール時のボロンの両分布により、p-接
合界面が急峻な不純物分布になるにくい欠点があ
る。接合界面の不純物分布を急峻にするには、
As等をイオン注入しておいて界面で補償し合う
ように設定すればよい。 さて、MOSトランジスタのゲート絶縁膜直下
の反転層中には、たとえば第２図に示すように、
1019cm-3から1016cm-3といつたきわめて高密度の
キヤリアが誘起されている。このようなきわめて
高密度のキヤリアが誘起されているにもかかわら
ず、MOSトランジスタにおいて空間電荷抵抗が
すぐには効果を持たない埋由は、チヤンネル中に
誘起されたキヤリアの電気力線が、ドレイン電圧
が低いときには殆んどすべて、ゲート電極に終端
しているからである。そのために、チヤンネル中
のキヤリアの空間電荷の効果が、主電極であるソ
ース・ドレイン間には現われて来ないのである。
しかし、ドレイン電圧がある程度大きくなると、
ドレイン側チヤンネル中のキヤリアの空間電荷の
電気力線の一部はドレインに終端するようにな
る。ドレイン電圧Vdが、Vg−Vth（Vg：ゲート
電圧、Vth：しきい値電圧）に達すると、ドレイ
ン端チヤンネル中のキヤリアの電気力線はすべて
ドレインに終端するようになり、チヤンネル中に
誘起されたキヤリアの空間電荷抵抗が効果を持つ
ようになる。この事が、従来型MOSFETの電流
飽和の一つの原因になつているわけである。従来
型MOSFETの電流電圧特性は、もつとも簡単に
は次式で与えられる。 Id＝β｛（Vg−Vth）Vd−Vd2／２｝ (1) ただし、VdVg−Vth Id＝β／２（Vg−Vth）2 (2) ただし、VdVg−Vth ここで、βは β＝μcεoxW／ToxLeff (3) である。μcは、キヤリアの実効移動度である。
式(1)より、ドレイン電圧が小さい平衡状態に近い
時の抵抗RFETは、 RFET＝１／β（Vg−Vth）＝ToxLeff／μcεoxW（Vg−
Vth）(4) となる。 一方、MOSSITではドレイン電圧の影響が、
とくにドレイン電圧が大きくなつたときには、チ
ヤンネル中に大きく影響するわけであるから、誘
起されたキヤリアの空間電荷抵抗が効果を持ち易
い。チヤンネル中のキヤリアの電気力線が全部ド
レインに終端すると考えたときの一次元近似の空
間電荷抵抗Rscは、 Rsc≒Leff2／2εSVs (5) となる。ただし、簡単のためにキヤリアはすべて
飽和速度Vsで走行しているものと考えている。
εはシリコンの誘電率、Ｓはキヤリアが流れてい
る部分の断面積である。もちろん、MOSSITに
おいても、特にドレイン電圧が小さい時には、大
半のキヤリアの電気力線はゲート電極に終端して
いるし、たとえドレイン電圧が大きくなつても、
かなりのキヤリアの電気力線はゲートに終端して
いる。さらに、チヤンネル中全領域のキヤリアの
電気力線がドレイン電極に終端しているとして、
式(5)は導かれているが、この条件もきわめて極端
なものであつて、式(5)のRscの値はきわめて大き
く見積つた値である。たとえば、Vs＝１×107
cm／sec、μc＝600cm2／V.sec、Tox＝200Å、Vg
−Vth＝2V、チヤンネル実効深さ＝0.15μm、Ｗ
＝1μmとしたときに、RFETとRscを求めてみる
と、表２の如くなる。
【表】
Rscは、非常に大きめに見積つたにもかかわら
ず、Leffが1μm以下になると、RscはRFETより小
さくなる。この結果は、短チヤンネル化MOSト
ランジスタにおいては、たとえドレイン電圧の影
響がチヤンネル中に広く及んで、空間電荷抵抗の
影響が出るようになつても、チヤンネルを高抵抗
領域にして、誘起されるキヤリアを表面から内部
に向つて広く分布させ、キヤリアの移動度を大き
く保つた方が、電流が流れ易く、変換コンダクタ
ンスが大きくなることを示している。 Rscは、当然のことながらLeffが短い程小さく
なる。したがつて、微細化が十分進められたとき
には、Rscの効果は殆んど問題がなくなつてく
る。しかし、ある程度チヤンネル長が長くて、
Rscの効果が効き易いときには、第６図、第７図
のように、ドレイン領域をあまりに浅くしてしま
うと、ドレイン領域に流れ込むときのキヤリア流
が狭くなつて、Rscの効果が顕著になり易い。た
とえば、Leff＝1μm程度のときには、ドレインn+
領域だけ深く形成することも、Rscを小さくする
という点で有効である。たとえば、ドレインn+
領域深さを、0.1μm〜0.2μm程度に深くするので
ある。Leff＝1μm程度であれば、Ｄ＝0.5〜0.8μm
程度でよいわけであるから、n+ドレイン領域と
基板もしくは埋込みP+領域とが直接接触するこ
とはない。したがつて、耐圧、キヤパシタンスの
いずれを取つてもそれ程劣化することはない。 第６図、第７図に示される本発明のMOSSIT
においては、従来提案されていた第５図に示され
るようなMOSSITにくらべて、ソース、ドレイ
ン領域もしくはソース領域のみが70〜80Å程度か
ら数100Å程度の深さにしか形成されないため、
耐圧が高くかつキヤパシタンスが小さい上に、チ
ヤンネル長をより短くすることができ、しかもプ
ロセス変動に強いという特徴を有している。 ところで、従来MOSFETのゲートにしきい値
電圧Vth以上の電圧が加わつてチヤンネルが生じ
たときの様子を模式的に第８図に示す。ドレイン
電圧が非常に小さい状態における図面である。５
１が、ゲート電圧印加によつて生じた反転層中の
電子が存在するチヤンネル部を示す。５２は空之
層と中性領域の界面を示している。この空之層の
深さは、不純物密度によつて決まり、当然のこと
ながら、不純物密度が高くなるにつれて浅くな
る。ｐ基板１１の不純物密度を、１×1014cm-3、
１×1015cm-3、１×1016cm-3、１×1017cm-3とする
と、ゲート部の空之層深さは、それぞれ2.4μm、
0.85μm、0.3μm、0.1μm程度である。第８図の表
面にチヤンネルが生じている時のMOSトランジ
スタの等価回路を近似的に表わすと、第９図のよ
うなＲ、Ｃの分布定数線路になる。Ｓ，Ｇ，Ｄ，
Subはそれぞれソース、ゲート、ドレイン、基板
電極を意味する。ソースとドレインはチヤンネル
の抵抗によつて接続され、チヤンネルとゲート間
には分布容量が存在し、チヤンネルと基板間に
は、分布容量と分布抵抗が存在する。ソース、ド
レインと基板間にも容量が存在する。 第９図の等価回路をさらに、簡単化した等価回
路が第１０図である。正確さには欠けるが、一応
チヤンネルの中心近辺を中心にして構成した近似
等価回路である。Rcs、Rcdはソース側チヤンネ
ル抵抗とドレイン側チヤンネル抵抗、Rsub1、
Rsub2及びRsubはそれぞれソース側基板抵抗、
ドレイン側基板抵抗及びチヤンネル基板間抵抗で
ある。Cox、Cgs、Cgd、Ccs、Css、Cdsはそれ
ぞれゲートチヤンネル間容量、ゲートソース間容
量、ゲートドレイン間容量、チヤンネル基板間容
量、ソース基板間容量、ドレイン基板間容量であ
る。従来型MOSFETでは、Ccs、Cdsはゲート電
圧、ドレイン電圧の変化に応じて変化し、その変
化の速度が、高速動作になつたときには速度制限
の要因になる（西澤、大見、陳、“SITICの微細
化・高速化”電気学会電子デバイス研究会資料
EDD−81−20、1981年２月）。チヤンネルが十分
に生じて、Rcs、Rcdが小さな抵抗になれば、時
定数は略々CoxRcs、CoxRcdで決まるが、チヤ
ンネルが生じていない遮断状態にある時の時定数
は、CoxCcs／Cox＋Ccsと基板抵抗から決まる時定数にな る。従来MOSFETではチヤンネルドープにより
チヤンネル部の不純物密度が高くなされているか
ら、Ccsが大きく、結果として、CoxCcs／Cox＋Ccsが大 きい。一方、本発明のMOSSITの場合の模式図
を第１１図に示す。P+基板４１上に、p-エピタ
キシヤル層が設けられた場合の例で示されてい
る。p-層の不純物密度をある程度低くしておけ
ば、常に空乏層端はp+基板４１に到達していて、
空乏層幅が伸び縮みすることによる遅れは表われ
ない。第１１図のMOSSITの導通時の近似等価
回路も、第１０図のように表わすことができる。
MOSFETにくらべて、Rcs、Rcd、Rsub1、
Rsub2、Rsub、Cgs、Cgd及びCcsが小さい。導
通時及び遮断時の時定数はともにMOSFETにく
らべて小さいことになる。 n+ソース、ドレイン領域の不純物密度を１×
1021cm-3にすれば、不純物原子の平均原子間隔は
10Åである。したがつて、ソース、ドレイン深さ
は100Åあれば、深さ方向に平均10個の不純物が
存在することになつて、十分n+領域として機能
する。したがつて、高抵抗チヤンネル領域深さ
は、十分0.1μm以下にすることができ、実効チヤ
ンネル長も当然0.1μm以下にできる。しかも、短
チヤンネル化とともに変換コンダクタンスが大き
くなり、キヤパシタンスが減少して高速化が一層
促進される。 本発明のMOSSITを、集積回路に用いれば駆
動能力が大きくかつ高速の動作ができることはも
ちろんである。その一例を第１２図及び第１３図
に示す。Ｅ／Ｄ構成インバータ回路の駆動用トラ
ンジスタに本発明のMOSSITが用いられている
例である。Tr1が本発明のMOSSIT、Tr2はデイ
プレツション型負荷トランジスタである。Vin、
Vout、Vppはそれぞれ入力電圧、出力電圧、電
源電圧である。第１３図は、第１２図のＥ／Ｄ構
成インバータを形成する断面構造例である。P+
基板にp-層を設けた第６図に示された本発明の
MOSSITを用いた例である。第７図のp-基板に
イオン注入によるP+埋込み層を設けた構造の
MOSSITでも形成できることは、もちろんであ
る。番号は、すでに使用したものと同じである。
あらたな番号について説明する。２２は、負荷ト
ランジスタのドレイン金属電極（Al、Al−Si）
である。ｎ領域２３は、Tr2をデイプレツシヨン
モードトランジスタにするためのイオン注入領
域、１６′，３３′はそれぞれ１６，３３と同じゲ
ート絶縁層及びゲート電極である。n+領域５４
は、１２，１３と同じきわめて薄いn+領域であ
る。５５は、４２，４３と同じ薄いシリサイド層
である。ｎ領域２３の不純物密度は、寸法により
変化するが、通常1016〜1017cm-3程度の値である。
Tr2の抵抗値は、Tr1が導通した時の抵抗値にく
らべて、1/10程度もしくはその前後の値に選定す
る。 本発明のMOSSITは、変換コンダクタンスが
大きく、かつゲート容量、ドレイン容量が小さ
い。したがつて、相補形構成にしたとき特にその
時長が顕著になる。スイツチング速度の速いデバ
イスを相補形に組んだときには、消費電力は特に
小さくなる。スイツチング時における容量の充放
電エネルギーしか必要としないからである。その
エネルギーは、略々、CVDD 2／２で与えられる。
Ｃ＝2Cd＋2Cg＋Cwである。Cd，Cg，Cwはそれ
ぞれ、ドレイン容量、ゲート容量、及び配線に伴
う容量である。相補形構成は雑音余裕が非常に大
きいため低電圧化が可能であり、プロセス変動に
もきわめて強い。容量が小さくなる効果はきわめ
て大きい。本発明のMOSSITを用いた相補型回
路（CMOSSIT）を第１４図に示す。TR3，Tr4
はそれぞれｎチヤンネルMOSSIT、ｐチヤンネ
ルMOSSITである。CMOSSITの構造の一例を
第１５図に示す。P+基板４１の所定の場所に、
As拡散による埋込み領域６１を設けその上に高
抵抗層を成長させた基板上に、CMOSSITが形成
されている。P+基板４１の不純物密度を1017cm-3
オーダにして、n+領域６１は1018cm-3台の拡散層
といつた組み合わせにすればよい。６０，６２，
６３，７２，７３，８２，８３はそれぞれｐチヤ
ンネルMOSSITのソース金属電極、p+ソース領
域、p+ドレイン領域、ソースシリサイド層、ド
レインシリサイド層、ｎ−チヤンネル領域、ゲー
ト電極である。n-領域８２の不純物密度は略々
１×1015cm-3以下である。８３は、n+ポリシリコ
ン、MoSi2、WSi2、TaSi2、TiSi2等のシリサイ
ド、あるいはMo，Ｗ，Pt，Alなどの金属であ
る。n+ポリシリコンをゲート絶縁層に隣接させ
その上にシリサイドあるいは金属を設けたゲート
の場合がもつとも短チヤンネル化できる。通常、
P+基板４１はｎチヤンネルMOSSITのソース２
０と同電位に保たれ、n+埋込み層６１は、Ｐチ
ヤンネルMOSSITのソース６０と同電位に保た
れる。第７図に示す構造をもとにしてCMOSSIT
が構成できることはもちろんである。たとえば、
p-基板の所定の場所にp+埋込み層及びn+埋込み
層を設けて、それぞれｎチヤンネルMOSSIT、
ＰチヤンネルMOSSITを形成すればよい。第１
５図ではｎチヤンネルMOSSITとｐチヤンネル
MOSSITの間に絶縁物分離領域１８が入つてい
るが必ずしも必要ではない。 微細化の技術が進めば進むほど、１チツプに集
積化できるデバイスの数は増加する。その時、低
電圧化が容易で、雑音余裕が大きくプロセス変動
に強いCMOSは、消費電力の小さな特長が顕著
となり、もつとも良く使われるデバイスである。 Ｅ／Ｄインバータ、CMOSインバータを使う
ことにより各種の論理回路、スタテイツクRAM
が構成できることは明白である。 第１６図及び第１７図に、本発明のMOSSIT
を用いた１トランジスタ１キヤパシタ形式のダイ
ナミツクRAM（dRAM）を示す。第１６図はそ
の回路で、Tr5が本発明のMOSSIT、Ｗ・Ｌはワ
ード線、Ｂ・Ｌはビツト線、Cstは蓄積容量であ
る。Ｗ・Ｌはデコーダに、Ｂ・Ｌはセンスアンプ
に接続している。dRAMを、第７図に示す
MOSSITで構成した場合の断面構造例を第１７
図に示す。n+ポリシリコン９３、薄い絶縁層９
２、金属電極９１で蓄積容量Cstは形成されてい
る。ゲート電極３３がワード線に接続し、電極２
０がビツト線に接続している。９２はSiO2、
Si3N4、SiOxNy等の絶縁層である。第１７図の
構造では、基板バイアス０の状態で、Leff／Ｄが
１程度までの短チヤンネル化が可能であり、将来
のIMbit、4Mbit、16Mbitと続くVLSIメモリに
は最適である。α線照射によるソフトエラーに
も、このdRAMが強いことは、すでに特願昭54
−108377号に述べた通りである。 MOSSITは、チヤンネル部を不純物の少ない
高抵抗領域で形成し、ノーマリオフ特性は、ゲー
ト電極及び埋込み層（ここでは簡単のために高濃
度基板をも埋込み層の名で総称しておく）の拡散
電位から決まる境界条件で達成し、反転層中に誘
起されるキヤリアをできるだけ深い所にまで分布
して流すデバイスである。反転層キヤリア分布深
さのチヤンネル部不純物密度依存性を第１８図に
示す。Tox＝200Å、Vg＝3Vの場合に、１×1015
cm-3のキヤリア密度を分布の端部とした場合の値
である。チヤンネル部の不純物密度を低くする
程、当然キヤリアは内部にまで分布する。
MOSSITのように、ノーマリオフ特性をチヤン
ネルに中性領域を存在させるのではなく、ゲート
や埋込み層の拡散電位による境界条件で達成する
デバイスでは、チヤンネル部の不純物密度はある
値以下になれば、不純物密度の値が、チヤンネル
内部分の電位分布に影響しない。すなわち、障壁
電位の高さは変わらない。ＤやLeffが1μm程度以
下の領域では、５×1014cm-3程度以下の密度にな
れば、不純物密度及びそのタイプは電位分布に殆
んど影響しない。したがつて、第１５図の
CMOSSITの場合、ｎチヤンネル、ｐチヤンネル
MOSSITのチヤンネル部はそれぞれp-領域、n-
領域となされているが、たとえば１×1014cm-3程
度以下の不純物密度領域であれば、いずれのタイ
プの高抵抗領域でも動作には殆んど影響しない。
そのように構成する方がマスクプロセスが減少し
て、工程は簡単になる。 通常短チヤンネルMOSFETのチヤンネル不純
物密度は1016cm-3台である。第１８図から明らか
なように、その時のキヤリア分布深さは300Å程
度以下である。それに対し、通常ソース・ドレイ
ン領域深さは、0.1〜0.3μmである。常にソース・
ドレイン高濃度領域の方が、反転層キヤリア分布
深さより深いのである。 本発明のMOSSIT製造プロセスにおけるポイ
ントは２つである。１つは、高濃度埋込み層と高
抵抗チヤンネル領域の遷移領域を急峻にすること
である。この要求は、短チヤンネル化が進んでＤ
が薄くなる程きびしい。エピタキシヤル成長で高
抵抗チヤンネル層を作る場合には、減圧エピに紫
外線照射を併用してエピ成長時の半導体基板温度
を低くして、オートドーピングを抑えることであ
る（M.Kumagawa、H.Sunami T.Terasaki
and J.Nishizawa、“Epitaxial growth with
light、irradiation”、Japn.J.Appl.phys.Vol.7、
pp1332−1341、1968）。イオン注入で埋込み高濃
度領域を設ける場合には、特にアニール時に高抵
抗チヤンネル領域側に拡散する不純物分布をちよ
うど補償するように反対導電型不純物の補償イオ
ン注入すればよい。２つめは、非常に浅い高濃度
（１×1021cm-3程度）ソース、ドレイン領域の作
り方である。従来、AlやAl−Siで電極を取つて
いる場合には、高濃度領域深さは0.1μm程度が限
界である。それ以上浅い高濃度を作る場合には、
たとえば、シリコン表面に高濃度のポリシリコン
を薄く堆積して、基板を数100℃程度に加熱した
状態で、たとえばArレーザのレーザ光を照射し
てポリシリコンとシリコン表面の薄い部分のみ加
熱して、シリコン表面のごく薄い部分にだけ拡散
する。ポリシリコンの厚さは、使用するレーザ光
がシリコン内部深くまで達しないよう、レーザ光
の波長との関連で決める。あるいは、日本電気の
岡林秀和等が、1982年３月５日の電気学会電子デ
バイス研究会で発表しているように、まずシリコ
ン表面に数10Åから100Å程度のMoを堆積し、
その上からAsやＢをイオン注入し、Moを通過し
てちようど表面100Å程度から数100Åのところで
AsやＢが止まるようにする。Mo膜直下のシリコ
ンのごく薄い層がイオン照射により、殆んどアモ
ルフアスになるように十分な打込みをしておい
て、たとえば窒素雰囲気中で600〜700℃の温度で
アニールする。Moはアモルフアスシリコン層と
反応して完全にMoSi2になる。しかも非常に均一
な単結晶に近いMoSi2が得られる。通常、シリサ
イド反応させると体積が減少してテンサイルスト
レスが生ずるが、十分薄いために転位を生ずるよ
うなことはない。その後、900〜1000℃でアニー
ルすれば表面高濃度層と電極が一挙に形成され
る。Moに限らず、他の金属でもよい。CVDで堆
積のできるＷは、SiO2やSi3N4の絶縁にはまつた
く堆積せずシリコンやポリシリコンにだけ選択的
に堆積するため、セルフアライン工程には最適で
ある。 コンタクトホールを開けたあとのPSG膜のグ
ラスフローも通常かなりな高温プロセスとなつ
て、きわめて薄い高濃度を使用する本発明の
MOSSIT製作の障害になる。PSG膜のグラスフ
ローは、当然PSG膜の軟化点まで温度を上げる
ことが必要なわけである。CO2レーザの9.3μmの
レーザ光はPSG膜だけに吸収されて、シリコン
には吸収されない。（M.Delfino他；Extended
abstracts on 161th Electroc hemical Society
Meeting No.89、及びJ.M.Hode；同上、No.90）。
したがつて、CO2レーザの9.3μmレーザ光を併用
しながらグラスフローを行えば実質的な低温化に
なり、発明のMOSSITは製造できる。 本発明のMOSSITが、ここで述べた構造に限
らないことはもちろんである。導電型をまつたく
反転した構造でももちろんよい。要するに、ゲー
ト電極が、ソース領域に対して高い拡散電位を有
する反対導電型多結晶、シリサイド、メタルある
いはこれらの複合層から成つており、高抵抗チヤ
ンネル領域に隣接して高濃度埋込み層が設けられ
ており、ソース、ドレイン高濃度領域がきわめて
薄くなされていて反転層キヤリア分布深さより薄
ければよいのである。場合によつては、ドレイン
高濃度領域は、反転層キヤリア分布深さより深く
なされることもある。これまで、高抵抗チヤンネ
ル領域に零ゲートバイアス状態で電位障壁を作る
手法として、高濃度ソース領域に対する高い拡散
電位を有する領域をゲートとチヤンネル直下の領
域に設ける構造について説明してきた。チヤンネ
ルを不純物密度の非常に少ない高抵抗領域で形成
して、キヤリアの移動度を高く保ち、かつキヤリ
アを表面からできるだけ深い領域まで分布させて
流し、変換コンダクタンスを大きくする方法に、
ソース電極をシヨツトキ接合にする構造がある。
シヨツトキ接合が半導体との間に有する電位障壁
あるいは拡散電位は、金属材料と半導体材料で
略々決まつてしまう。しかも、電位障壁の位置
は、シヨツトキ接合界面から数10Å程度半導体側
に入り込んでいる。ソースシヨツトキ電極が一定
電位に保たれている所から、わずか数10Å程度離
れた位直の電位障壁高さを、ゲート電極により制
御することは、なかなかに難しい。ゲート電極に
より電位が制御できる範囲も略々数10Å程度であ
る。しかし、MOSトランジスタの場合、ゲート
絶縁膜直下に生ずるキヤリアの深さは、たかだか
数100Åから2000Å程度までである。シヨツトキ
ソース電極からキヤリアの注入の行なわれる広さ
が、殆んど表面近傍100Å程度以下に限定されて
いてもそれ程問題ではない。シヨツトキソース
MOSトランジスタの場合のノーマリオフ特性は、
シヨツトキ接合によつて実現されているから、そ
れ以外の部の設計は比較的自由である。ドレイン
電極は、高濃度領域で構成してもよいし、シヨツ
トキ接合でも構わない。チヤンネルも、高抵抗領
域であればよいのであつて導電型は問わない。ｎ
チヤンネルの場合はむしろｎ型の方が優れてい
る。ただし、トランジスタ間を分離しなければな
らないから、ｎチヤンネルトランジスタの場合に
は、チヤンネルに隣接した内部が比較的高濃度の
Ｐ型領域にする必要がある。シヨツトキソース型
MOSトランジスタは、チヤンネルが十分短くな
つて、ドレイン電圧が直接ソース前面に及んで
も、なだれが起つたりトンネル電流が流れない限
り、電流が流れないため、短チヤンネル化が容易
である。ゲート電極材料も任意であり、プロセス
上許される限り低抵抗率の金属やシリサイドを使
えばよい。ソース電極と電位障壁位置が近いた
め、この部分に蓄積されるキヤリアによる空間電
荷効果はきわめて小さく、導通時の抵抗の小さ
い、変換コンダクタンスの大きなトランジスタに
なる。ホツトエレクトロン効果も少なく。 シヨツトキ接合面と電位障壁位置が数10Å程度
ときわめて近い所にあるので、シヨツトキ接合面
は、アトミツクオーダで平担であることが望まし
い。シリコンデバイスの場合には、結晶性シリサ
イドを用いることが望ましい。たとえば、PtSi、
CoSi2、Md2Si、NiSi2等である。低温プロセスが
実現されれば、これらの単結晶シリサイドがもつ
とも望ましい。そこまでの低温化が行えない時に
は、すでに述べたように、Mo，Ｗ，Ta等を数10
Åから数100Å程度表面に設けた後、イオン注入
によりシリコンを注入し、Si表面をアモルフアス
状にした後、熱処理によりシリサイド反応を起さ
せればよい。素子間分離は通常のLOCOSによる
酸化膜分離を示したが、バーズビーク部が高密度
化の妨げになる場合には、バーズビークを伴わな
い分離領域を導入すればよい。 材料も、ここではシリコンだけについて述べた
が、GaAs、InPなどの半導体材料でもよいこと
はもちろんである。 本発明のMOSSITは、短チヤンネル効果や、
ホツトキヤリア注入によるしきい値電圧変動、α
線照射による誤動作を伴うことなく、数100Åま
での短チヤンネル化が行える。変換コンダクタン
スが大きく、キヤパシタンスが小さいために駆動
能力が大きく高速の動作が行えて、プロセス変動
にも強く、その工業的価値はきわめて高い。
ず、Leffが1μm以下になると、RscはRFETより小
さくなる。この結果は、短チヤンネル化MOSト
ランジスタにおいては、たとえドレイン電圧の影
響がチヤンネル中に広く及んで、空間電荷抵抗の
影響が出るようになつても、チヤンネルを高抵抗
領域にして、誘起されるキヤリアを表面から内部
に向つて広く分布させ、キヤリアの移動度を大き
く保つた方が、電流が流れ易く、変換コンダクタ
ンスが大きくなることを示している。 Rscは、当然のことながらLeffが短い程小さく
なる。したがつて、微細化が十分進められたとき
には、Rscの効果は殆んど問題がなくなつてく
る。しかし、ある程度チヤンネル長が長くて、
Rscの効果が効き易いときには、第６図、第７図
のように、ドレイン領域をあまりに浅くしてしま
うと、ドレイン領域に流れ込むときのキヤリア流
が狭くなつて、Rscの効果が顕著になり易い。た
とえば、Leff＝1μm程度のときには、ドレインn+
領域だけ深く形成することも、Rscを小さくする
という点で有効である。たとえば、ドレインn+
領域深さを、0.1μm〜0.2μm程度に深くするので
ある。Leff＝1μm程度であれば、Ｄ＝0.5〜0.8μm
程度でよいわけであるから、n+ドレイン領域と
基板もしくは埋込みP+領域とが直接接触するこ
とはない。したがつて、耐圧、キヤパシタンスの
いずれを取つてもそれ程劣化することはない。 第６図、第７図に示される本発明のMOSSIT
においては、従来提案されていた第５図に示され
るようなMOSSITにくらべて、ソース、ドレイ
ン領域もしくはソース領域のみが70〜80Å程度か
ら数100Å程度の深さにしか形成されないため、
耐圧が高くかつキヤパシタンスが小さい上に、チ
ヤンネル長をより短くすることができ、しかもプ
ロセス変動に強いという特徴を有している。 ところで、従来MOSFETのゲートにしきい値
電圧Vth以上の電圧が加わつてチヤンネルが生じ
たときの様子を模式的に第８図に示す。ドレイン
電圧が非常に小さい状態における図面である。５
１が、ゲート電圧印加によつて生じた反転層中の
電子が存在するチヤンネル部を示す。５２は空之
層と中性領域の界面を示している。この空之層の
深さは、不純物密度によつて決まり、当然のこと
ながら、不純物密度が高くなるにつれて浅くな
る。ｐ基板１１の不純物密度を、１×1014cm-3、
１×1015cm-3、１×1016cm-3、１×1017cm-3とする
と、ゲート部の空之層深さは、それぞれ2.4μm、
0.85μm、0.3μm、0.1μm程度である。第８図の表
面にチヤンネルが生じている時のMOSトランジ
スタの等価回路を近似的に表わすと、第９図のよ
うなＲ、Ｃの分布定数線路になる。Ｓ，Ｇ，Ｄ，
Subはそれぞれソース、ゲート、ドレイン、基板
電極を意味する。ソースとドレインはチヤンネル
の抵抗によつて接続され、チヤンネルとゲート間
には分布容量が存在し、チヤンネルと基板間に
は、分布容量と分布抵抗が存在する。ソース、ド
レインと基板間にも容量が存在する。 第９図の等価回路をさらに、簡単化した等価回
路が第１０図である。正確さには欠けるが、一応
チヤンネルの中心近辺を中心にして構成した近似
等価回路である。Rcs、Rcdはソース側チヤンネ
ル抵抗とドレイン側チヤンネル抵抗、Rsub1、
Rsub2及びRsubはそれぞれソース側基板抵抗、
ドレイン側基板抵抗及びチヤンネル基板間抵抗で
ある。Cox、Cgs、Cgd、Ccs、Css、Cdsはそれ
ぞれゲートチヤンネル間容量、ゲートソース間容
量、ゲートドレイン間容量、チヤンネル基板間容
量、ソース基板間容量、ドレイン基板間容量であ
る。従来型MOSFETでは、Ccs、Cdsはゲート電
圧、ドレイン電圧の変化に応じて変化し、その変
化の速度が、高速動作になつたときには速度制限
の要因になる（西澤、大見、陳、“SITICの微細
化・高速化”電気学会電子デバイス研究会資料
EDD−81−20、1981年２月）。チヤンネルが十分
に生じて、Rcs、Rcdが小さな抵抗になれば、時
定数は略々CoxRcs、CoxRcdで決まるが、チヤ
ンネルが生じていない遮断状態にある時の時定数
は、CoxCcs／Cox＋Ccsと基板抵抗から決まる時定数にな る。従来MOSFETではチヤンネルドープにより
チヤンネル部の不純物密度が高くなされているか
ら、Ccsが大きく、結果として、CoxCcs／Cox＋Ccsが大 きい。一方、本発明のMOSSITの場合の模式図
を第１１図に示す。P+基板４１上に、p-エピタ
キシヤル層が設けられた場合の例で示されてい
る。p-層の不純物密度をある程度低くしておけ
ば、常に空乏層端はp+基板４１に到達していて、
空乏層幅が伸び縮みすることによる遅れは表われ
ない。第１１図のMOSSITの導通時の近似等価
回路も、第１０図のように表わすことができる。
MOSFETにくらべて、Rcs、Rcd、Rsub1、
Rsub2、Rsub、Cgs、Cgd及びCcsが小さい。導
通時及び遮断時の時定数はともにMOSFETにく
らべて小さいことになる。 n+ソース、ドレイン領域の不純物密度を１×
1021cm-3にすれば、不純物原子の平均原子間隔は
10Åである。したがつて、ソース、ドレイン深さ
は100Åあれば、深さ方向に平均10個の不純物が
存在することになつて、十分n+領域として機能
する。したがつて、高抵抗チヤンネル領域深さ
は、十分0.1μm以下にすることができ、実効チヤ
ンネル長も当然0.1μm以下にできる。しかも、短
チヤンネル化とともに変換コンダクタンスが大き
くなり、キヤパシタンスが減少して高速化が一層
促進される。 本発明のMOSSITを、集積回路に用いれば駆
動能力が大きくかつ高速の動作ができることはも
ちろんである。その一例を第１２図及び第１３図
に示す。Ｅ／Ｄ構成インバータ回路の駆動用トラ
ンジスタに本発明のMOSSITが用いられている
例である。Tr1が本発明のMOSSIT、Tr2はデイ
プレツション型負荷トランジスタである。Vin、
Vout、Vppはそれぞれ入力電圧、出力電圧、電
源電圧である。第１３図は、第１２図のＥ／Ｄ構
成インバータを形成する断面構造例である。P+
基板にp-層を設けた第６図に示された本発明の
MOSSITを用いた例である。第７図のp-基板に
イオン注入によるP+埋込み層を設けた構造の
MOSSITでも形成できることは、もちろんであ
る。番号は、すでに使用したものと同じである。
あらたな番号について説明する。２２は、負荷ト
ランジスタのドレイン金属電極（Al、Al−Si）
である。ｎ領域２３は、Tr2をデイプレツシヨン
モードトランジスタにするためのイオン注入領
域、１６′，３３′はそれぞれ１６，３３と同じゲ
ート絶縁層及びゲート電極である。n+領域５４
は、１２，１３と同じきわめて薄いn+領域であ
る。５５は、４２，４３と同じ薄いシリサイド層
である。ｎ領域２３の不純物密度は、寸法により
変化するが、通常1016〜1017cm-3程度の値である。
Tr2の抵抗値は、Tr1が導通した時の抵抗値にく
らべて、1/10程度もしくはその前後の値に選定す
る。 本発明のMOSSITは、変換コンダクタンスが
大きく、かつゲート容量、ドレイン容量が小さ
い。したがつて、相補形構成にしたとき特にその
時長が顕著になる。スイツチング速度の速いデバ
イスを相補形に組んだときには、消費電力は特に
小さくなる。スイツチング時における容量の充放
電エネルギーしか必要としないからである。その
エネルギーは、略々、CVDD 2／２で与えられる。
Ｃ＝2Cd＋2Cg＋Cwである。Cd，Cg，Cwはそれ
ぞれ、ドレイン容量、ゲート容量、及び配線に伴
う容量である。相補形構成は雑音余裕が非常に大
きいため低電圧化が可能であり、プロセス変動に
もきわめて強い。容量が小さくなる効果はきわめ
て大きい。本発明のMOSSITを用いた相補型回
路（CMOSSIT）を第１４図に示す。TR3，Tr4
はそれぞれｎチヤンネルMOSSIT、ｐチヤンネ
ルMOSSITである。CMOSSITの構造の一例を
第１５図に示す。P+基板４１の所定の場所に、
As拡散による埋込み領域６１を設けその上に高
抵抗層を成長させた基板上に、CMOSSITが形成
されている。P+基板４１の不純物密度を1017cm-3
オーダにして、n+領域６１は1018cm-3台の拡散層
といつた組み合わせにすればよい。６０，６２，
６３，７２，７３，８２，８３はそれぞれｐチヤ
ンネルMOSSITのソース金属電極、p+ソース領
域、p+ドレイン領域、ソースシリサイド層、ド
レインシリサイド層、ｎ−チヤンネル領域、ゲー
ト電極である。n-領域８２の不純物密度は略々
１×1015cm-3以下である。８３は、n+ポリシリコ
ン、MoSi2、WSi2、TaSi2、TiSi2等のシリサイ
ド、あるいはMo，Ｗ，Pt，Alなどの金属であ
る。n+ポリシリコンをゲート絶縁層に隣接させ
その上にシリサイドあるいは金属を設けたゲート
の場合がもつとも短チヤンネル化できる。通常、
P+基板４１はｎチヤンネルMOSSITのソース２
０と同電位に保たれ、n+埋込み層６１は、Ｐチ
ヤンネルMOSSITのソース６０と同電位に保た
れる。第７図に示す構造をもとにしてCMOSSIT
が構成できることはもちろんである。たとえば、
p-基板の所定の場所にp+埋込み層及びn+埋込み
層を設けて、それぞれｎチヤンネルMOSSIT、
ＰチヤンネルMOSSITを形成すればよい。第１
５図ではｎチヤンネルMOSSITとｐチヤンネル
MOSSITの間に絶縁物分離領域１８が入つてい
るが必ずしも必要ではない。 微細化の技術が進めば進むほど、１チツプに集
積化できるデバイスの数は増加する。その時、低
電圧化が容易で、雑音余裕が大きくプロセス変動
に強いCMOSは、消費電力の小さな特長が顕著
となり、もつとも良く使われるデバイスである。 Ｅ／Ｄインバータ、CMOSインバータを使う
ことにより各種の論理回路、スタテイツクRAM
が構成できることは明白である。 第１６図及び第１７図に、本発明のMOSSIT
を用いた１トランジスタ１キヤパシタ形式のダイ
ナミツクRAM（dRAM）を示す。第１６図はそ
の回路で、Tr5が本発明のMOSSIT、Ｗ・Ｌはワ
ード線、Ｂ・Ｌはビツト線、Cstは蓄積容量であ
る。Ｗ・Ｌはデコーダに、Ｂ・Ｌはセンスアンプ
に接続している。dRAMを、第７図に示す
MOSSITで構成した場合の断面構造例を第１７
図に示す。n+ポリシリコン９３、薄い絶縁層９
２、金属電極９１で蓄積容量Cstは形成されてい
る。ゲート電極３３がワード線に接続し、電極２
０がビツト線に接続している。９２はSiO2、
Si3N4、SiOxNy等の絶縁層である。第１７図の
構造では、基板バイアス０の状態で、Leff／Ｄが
１程度までの短チヤンネル化が可能であり、将来
のIMbit、4Mbit、16Mbitと続くVLSIメモリに
は最適である。α線照射によるソフトエラーに
も、このdRAMが強いことは、すでに特願昭54
−108377号に述べた通りである。 MOSSITは、チヤンネル部を不純物の少ない
高抵抗領域で形成し、ノーマリオフ特性は、ゲー
ト電極及び埋込み層（ここでは簡単のために高濃
度基板をも埋込み層の名で総称しておく）の拡散
電位から決まる境界条件で達成し、反転層中に誘
起されるキヤリアをできるだけ深い所にまで分布
して流すデバイスである。反転層キヤリア分布深
さのチヤンネル部不純物密度依存性を第１８図に
示す。Tox＝200Å、Vg＝3Vの場合に、１×1015
cm-3のキヤリア密度を分布の端部とした場合の値
である。チヤンネル部の不純物密度を低くする
程、当然キヤリアは内部にまで分布する。
MOSSITのように、ノーマリオフ特性をチヤン
ネルに中性領域を存在させるのではなく、ゲート
や埋込み層の拡散電位による境界条件で達成する
デバイスでは、チヤンネル部の不純物密度はある
値以下になれば、不純物密度の値が、チヤンネル
内部分の電位分布に影響しない。すなわち、障壁
電位の高さは変わらない。ＤやLeffが1μm程度以
下の領域では、５×1014cm-3程度以下の密度にな
れば、不純物密度及びそのタイプは電位分布に殆
んど影響しない。したがつて、第１５図の
CMOSSITの場合、ｎチヤンネル、ｐチヤンネル
MOSSITのチヤンネル部はそれぞれp-領域、n-
領域となされているが、たとえば１×1014cm-3程
度以下の不純物密度領域であれば、いずれのタイ
プの高抵抗領域でも動作には殆んど影響しない。
そのように構成する方がマスクプロセスが減少し
て、工程は簡単になる。 通常短チヤンネルMOSFETのチヤンネル不純
物密度は1016cm-3台である。第１８図から明らか
なように、その時のキヤリア分布深さは300Å程
度以下である。それに対し、通常ソース・ドレイ
ン領域深さは、0.1〜0.3μmである。常にソース・
ドレイン高濃度領域の方が、反転層キヤリア分布
深さより深いのである。 本発明のMOSSIT製造プロセスにおけるポイ
ントは２つである。１つは、高濃度埋込み層と高
抵抗チヤンネル領域の遷移領域を急峻にすること
である。この要求は、短チヤンネル化が進んでＤ
が薄くなる程きびしい。エピタキシヤル成長で高
抵抗チヤンネル層を作る場合には、減圧エピに紫
外線照射を併用してエピ成長時の半導体基板温度
を低くして、オートドーピングを抑えることであ
る（M.Kumagawa、H.Sunami T.Terasaki
and J.Nishizawa、“Epitaxial growth with
light、irradiation”、Japn.J.Appl.phys.Vol.7、
pp1332−1341、1968）。イオン注入で埋込み高濃
度領域を設ける場合には、特にアニール時に高抵
抗チヤンネル領域側に拡散する不純物分布をちよ
うど補償するように反対導電型不純物の補償イオ
ン注入すればよい。２つめは、非常に浅い高濃度
（１×1021cm-3程度）ソース、ドレイン領域の作
り方である。従来、AlやAl−Siで電極を取つて
いる場合には、高濃度領域深さは0.1μm程度が限
界である。それ以上浅い高濃度を作る場合には、
たとえば、シリコン表面に高濃度のポリシリコン
を薄く堆積して、基板を数100℃程度に加熱した
状態で、たとえばArレーザのレーザ光を照射し
てポリシリコンとシリコン表面の薄い部分のみ加
熱して、シリコン表面のごく薄い部分にだけ拡散
する。ポリシリコンの厚さは、使用するレーザ光
がシリコン内部深くまで達しないよう、レーザ光
の波長との関連で決める。あるいは、日本電気の
岡林秀和等が、1982年３月５日の電気学会電子デ
バイス研究会で発表しているように、まずシリコ
ン表面に数10Åから100Å程度のMoを堆積し、
その上からAsやＢをイオン注入し、Moを通過し
てちようど表面100Å程度から数100Åのところで
AsやＢが止まるようにする。Mo膜直下のシリコ
ンのごく薄い層がイオン照射により、殆んどアモ
ルフアスになるように十分な打込みをしておい
て、たとえば窒素雰囲気中で600〜700℃の温度で
アニールする。Moはアモルフアスシリコン層と
反応して完全にMoSi2になる。しかも非常に均一
な単結晶に近いMoSi2が得られる。通常、シリサ
イド反応させると体積が減少してテンサイルスト
レスが生ずるが、十分薄いために転位を生ずるよ
うなことはない。その後、900〜1000℃でアニー
ルすれば表面高濃度層と電極が一挙に形成され
る。Moに限らず、他の金属でもよい。CVDで堆
積のできるＷは、SiO2やSi3N4の絶縁にはまつた
く堆積せずシリコンやポリシリコンにだけ選択的
に堆積するため、セルフアライン工程には最適で
ある。 コンタクトホールを開けたあとのPSG膜のグ
ラスフローも通常かなりな高温プロセスとなつ
て、きわめて薄い高濃度を使用する本発明の
MOSSIT製作の障害になる。PSG膜のグラスフ
ローは、当然PSG膜の軟化点まで温度を上げる
ことが必要なわけである。CO2レーザの9.3μmの
レーザ光はPSG膜だけに吸収されて、シリコン
には吸収されない。（M.Delfino他；Extended
abstracts on 161th Electroc hemical Society
Meeting No.89、及びJ.M.Hode；同上、No.90）。
したがつて、CO2レーザの9.3μmレーザ光を併用
しながらグラスフローを行えば実質的な低温化に
なり、発明のMOSSITは製造できる。 本発明のMOSSITが、ここで述べた構造に限
らないことはもちろんである。導電型をまつたく
反転した構造でももちろんよい。要するに、ゲー
ト電極が、ソース領域に対して高い拡散電位を有
する反対導電型多結晶、シリサイド、メタルある
いはこれらの複合層から成つており、高抵抗チヤ
ンネル領域に隣接して高濃度埋込み層が設けられ
ており、ソース、ドレイン高濃度領域がきわめて
薄くなされていて反転層キヤリア分布深さより薄
ければよいのである。場合によつては、ドレイン
高濃度領域は、反転層キヤリア分布深さより深く
なされることもある。これまで、高抵抗チヤンネ
ル領域に零ゲートバイアス状態で電位障壁を作る
手法として、高濃度ソース領域に対する高い拡散
電位を有する領域をゲートとチヤンネル直下の領
域に設ける構造について説明してきた。チヤンネ
ルを不純物密度の非常に少ない高抵抗領域で形成
して、キヤリアの移動度を高く保ち、かつキヤリ
アを表面からできるだけ深い領域まで分布させて
流し、変換コンダクタンスを大きくする方法に、
ソース電極をシヨツトキ接合にする構造がある。
シヨツトキ接合が半導体との間に有する電位障壁
あるいは拡散電位は、金属材料と半導体材料で
略々決まつてしまう。しかも、電位障壁の位置
は、シヨツトキ接合界面から数10Å程度半導体側
に入り込んでいる。ソースシヨツトキ電極が一定
電位に保たれている所から、わずか数10Å程度離
れた位直の電位障壁高さを、ゲート電極により制
御することは、なかなかに難しい。ゲート電極に
より電位が制御できる範囲も略々数10Å程度であ
る。しかし、MOSトランジスタの場合、ゲート
絶縁膜直下に生ずるキヤリアの深さは、たかだか
数100Åから2000Å程度までである。シヨツトキ
ソース電極からキヤリアの注入の行なわれる広さ
が、殆んど表面近傍100Å程度以下に限定されて
いてもそれ程問題ではない。シヨツトキソース
MOSトランジスタの場合のノーマリオフ特性は、
シヨツトキ接合によつて実現されているから、そ
れ以外の部の設計は比較的自由である。ドレイン
電極は、高濃度領域で構成してもよいし、シヨツ
トキ接合でも構わない。チヤンネルも、高抵抗領
域であればよいのであつて導電型は問わない。ｎ
チヤンネルの場合はむしろｎ型の方が優れてい
る。ただし、トランジスタ間を分離しなければな
らないから、ｎチヤンネルトランジスタの場合に
は、チヤンネルに隣接した内部が比較的高濃度の
Ｐ型領域にする必要がある。シヨツトキソース型
MOSトランジスタは、チヤンネルが十分短くな
つて、ドレイン電圧が直接ソース前面に及んで
も、なだれが起つたりトンネル電流が流れない限
り、電流が流れないため、短チヤンネル化が容易
である。ゲート電極材料も任意であり、プロセス
上許される限り低抵抗率の金属やシリサイドを使
えばよい。ソース電極と電位障壁位置が近いた
め、この部分に蓄積されるキヤリアによる空間電
荷効果はきわめて小さく、導通時の抵抗の小さ
い、変換コンダクタンスの大きなトランジスタに
なる。ホツトエレクトロン効果も少なく。 シヨツトキ接合面と電位障壁位置が数10Å程度
ときわめて近い所にあるので、シヨツトキ接合面
は、アトミツクオーダで平担であることが望まし
い。シリコンデバイスの場合には、結晶性シリサ
イドを用いることが望ましい。たとえば、PtSi、
CoSi2、Md2Si、NiSi2等である。低温プロセスが
実現されれば、これらの単結晶シリサイドがもつ
とも望ましい。そこまでの低温化が行えない時に
は、すでに述べたように、Mo，Ｗ，Ta等を数10
Åから数100Å程度表面に設けた後、イオン注入
によりシリコンを注入し、Si表面をアモルフアス
状にした後、熱処理によりシリサイド反応を起さ
せればよい。素子間分離は通常のLOCOSによる
酸化膜分離を示したが、バーズビーク部が高密度
化の妨げになる場合には、バーズビークを伴わな
い分離領域を導入すればよい。 材料も、ここではシリコンだけについて述べた
が、GaAs、InPなどの半導体材料でもよいこと
はもちろんである。 本発明のMOSSITは、短チヤンネル効果や、
ホツトキヤリア注入によるしきい値電圧変動、α
線照射による誤動作を伴うことなく、数100Åま
での短チヤンネル化が行える。変換コンダクタン
スが大きく、キヤパシタンスが小さいために駆動
能力が大きく高速の動作が行えて、プロセス変動
にも強く、その工業的価値はきわめて高い。
第１図はMOSFET断面構造、第２図は反転層
内電子密度分布の基板不純物密度依存性、第３図
は反転層が生じている時の電位分布の基板不純物
密度依存性、第４図はゲート絶縁膜下に誘起され
るキヤリアの表面電荷密度、第５図はｎチヤンネ
ルMOSSITの断面構造、第６図及び第７図は本
発明のｎチヤンネルMOSSITの断面構造、第８
図はMOSトランジスタの動作模式図、第９図及
び第１０図はMOSトランジスタの導通状態にお
ける近似等価回路、第１１図は本発明の
MOSSITの導通時の模式図、第１２図は本発明
のMOSSITを駆動用トランジスタとしてＥ／Ｄ
構成したインバータ、第１３図はＥ／Ｄ構成イン
バータの断面構造例、第１４図は本発明の
MOSSITを用いた相補型回路、第１５図は本発
明のMOSSITの断面構造、第１６図は本発明の
MOSSITを用いたダイナミツクRAM、第１７図
は本発明のMOSSITを用いたダイナミツクRAM
の断面構造、第１８図は反転層キヤリア分布深さ
の不純物密度依存性である。
内電子密度分布の基板不純物密度依存性、第３図
は反転層が生じている時の電位分布の基板不純物
密度依存性、第４図はゲート絶縁膜下に誘起され
るキヤリアの表面電荷密度、第５図はｎチヤンネ
ルMOSSITの断面構造、第６図及び第７図は本
発明のｎチヤンネルMOSSITの断面構造、第８
図はMOSトランジスタの動作模式図、第９図及
び第１０図はMOSトランジスタの導通状態にお
ける近似等価回路、第１１図は本発明の
MOSSITの導通時の模式図、第１２図は本発明
のMOSSITを駆動用トランジスタとしてＥ／Ｄ
構成したインバータ、第１３図はＥ／Ｄ構成イン
バータの断面構造例、第１４図は本発明の
MOSSITを用いた相補型回路、第１５図は本発
明のMOSSITの断面構造、第１６図は本発明の
MOSSITを用いたダイナミツクRAM、第１７図
は本発明のMOSSITを用いたダイナミツクRAM
の断面構造、第１８図は反転層キヤリア分布深さ
の不純物密度依存性である。
Claims (1)
- １ 半導体基板−主表面に高抵抗チヤンネル領域
を備え、前記高抵抗チヤンネル領域に隣接して高
濃度ソース領域を設けた構造において、前記高抵
抗チヤンネル領域の主表面上に薄い絶縁層を介し
て前記ソース領域に対して高い拡散電位を有する
低抵抗多結晶、シリサイド、金属もしくはこれら
の複合層よりなるゲート電極を備え、前記高抵抗
チヤンネル領域の少くとも一部に隣接して前記ソ
ース領域とは反対導電型の比較的高濃度の領域を
備え、前記高濃度ソース領域の深さが、反転層キ
ヤリア分布深さより浅くなされた絶縁ゲート型静
電誘導トランジスタを駆動トランジスタに含むこ
とを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113709A JPS593964A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路 |
| US06/509,008 US4644386A (en) | 1982-06-29 | 1983-06-29 | Integrated circuit employing insulated gate electrostatic induction transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113709A JPS593964A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593964A JPS593964A (ja) | 1984-01-10 |
| JPH0325950B2 true JPH0325950B2 (ja) | 1991-04-09 |
Family
ID=14619169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113709A Granted JPS593964A (ja) | 1982-06-29 | 1982-06-29 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644386A (ja) |
| JP (1) | JPS593964A (ja) |
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|---|---|---|---|---|
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| JP2615541B2 (ja) * | 1985-03-22 | 1997-05-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
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| US4811063A (en) * | 1987-10-20 | 1989-03-07 | General Motors Corporation | JMOS transistor utilizing polysilicon sinks |
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| JP3309260B2 (ja) * | 1994-02-14 | 2002-07-29 | 日本テキサス・インスツルメンツ株式会社 | キャパシタ |
| JP2891093B2 (ja) * | 1994-02-17 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| US5510296A (en) * | 1995-04-27 | 1996-04-23 | Vanguard International Semiconductor Corporation | Manufacturable process for tungsten polycide contacts using amorphous silicon |
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| JP4213776B2 (ja) * | 1997-11-28 | 2009-01-21 | 光照 木村 | Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 |
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| US6853035B1 (en) | 2002-06-28 | 2005-02-08 | Synopsys, Inc. | Negative differential resistance (NDR) memory device with reduced soft error rate |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
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| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1261723A (en) * | 1968-03-11 | 1972-01-26 | Associated Semiconductor Mft | Improvements in and relating to semiconductor devices |
| JPS54125986A (en) * | 1978-03-23 | 1979-09-29 | Handotai Kenkyu Shinkokai | Semiconductor including insulated gate type transistor |
| JPS5632757A (en) * | 1979-08-25 | 1981-04-02 | Semiconductor Res Found | Insulated gate type transistor and integrated circuit |
-
1982
- 1982-06-29 JP JP57113709A patent/JPS593964A/ja active Granted
-
1983
- 1983-06-29 US US06/509,008 patent/US4644386A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4644386A (en) | 1987-02-17 |
| JPS593964A (ja) | 1984-01-10 |
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