JPH04179160A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業−１−の利用分野〕 本発明はシリコン半導体素子とその製造方法及び素子を
動作させる装置に関し、特に朶積化して用いる高速動作
に適した半導体素子に関する。

〔従来の技術〕

半導体装置の動作速度を１−げろ方法の−っに、シリコ
ンＭＯＳトランジスタのキャリア移動爪の増加が挙げら
れる。キャリア移動度の増加は、Ｍｏ８ｔ〜ランジスタ
のチャネル領域の不純物濃Ｊσを下げることによって達
成されるので、チャネル領域の不純物濃度を−１−けた
素子構造がいくつか提案されている。

特願昭５９−１５２８３／１号公報には、ゲート絶縁膜
に隣接してシリコン表面に低不純物濃度の領域を持つ素
子構造が、高移動度特性を持つＭＯＳトランジスタ構造
として提案されている。この文献は、８１表面に１．（
板淵度よりも一桁以１−不純物濃度の低い領域を有する
こと、および、その低温動作を提案しているが、高Ｃ度
領域から低濃度領域へ遷移する領域の不純物濃度勾配に
関する規定はない。

また、特開昭６３−１６９０６５号公報にもほぼ同様な
素子構造が記されている。この文献は、低不純物濃度の
エピタキシャル成長層の厚さが、チャネル領域の空乏層
幅と同程度か、そ九以下であるとしており、素子作成条
件と合オ〕せた規定になっている。この文献で、エピタ
キシャル層の）ヴさが規定されているのは、低不純物領
域が厚くなりすぎると、素子のしきい値が最適値より小
さくなるなどの問題が起きるためである１、この文献に
も前記不純物濃度勾配に関する規定はない。

また、特公昭５５−２５５１／１号公報に示されている
ように、ドレイン耐圧の高いＩ　Ｇ　＋＝“１に′１゛
にも、チャネル領域に低不純物濃度の領域を持つ構造か
提案されている。この素子において、低不純物濃度の領
域は、寄生バイポーラ効果によるＭ　ＯＳ　Ｉヘランジ
スタの降伏で決まるトレイン耐圧を、ドレイン・Ｊｋ板
間接合耐圧より高くする働きをする。すなわち、本文献
のＩ：　Ｇ　Ｆ　Ｅ　’Ｌ’の構造の目的は、常にトレ
イン・基板間で先に降伏し、負性抵抗特性を＞ｒ＜さな
いようにすることである。このためにＩ　Ｇ　ＦＩ−、
ｌ’の素子構造に要求される条件は、１−レイン接合が
深く、その端が低不純物濃度領域の■にある高不純物濃
度領域に十分近いことである。

この発明に規定さ九た構造に必要なのはチャネル領域よ
り先に、トレイン領域で降伏が起こることであり、チャ
ネル部の不純物分布を厳密に定義する必要はない。その
ため、本文献にも前記不純物分布勾配に関する規定はな
い。

〔発明が解決しようとする課題〕

ｌ−記のニー）の従来構造は、Ｓｉ表面に低不純物濃度
領域を有するＭＯＳトランジスタ構造に関するものであ
った。これらの公知例には次のような課題がある。

微細素子で問題になるパンチスルーは、拡散層の空乏層
がつながり、ゲー１−に電圧をかけなくても電流が流れ
てしまう現象である。ところが、特願昭５９−１．５２
８３４号公報では、Ｓｉ表面の低不純物濃度領域と深い
部分の高不純物濃度領域の間の遷移領域の不純物分布が
規定されていない。すなわち、空乏層の伸びをおさえパ
ンチスルーを抑制しつ−）、微細素子を設計するときの
不純物分布条件が明らかではないという問題があった。

一方、特開昭６３−１６９０６５号公報においてもパン
チスルーを抑制するためにとのように設′ｌＨすべきか
が明らかにされていないという問題がある。特公昭５５
−２５５１４　は公報もまた、パンチスルーを抑制しつ
つ高速化するための不純物分布条件を規定していない。

本発明の１−１的は、看（不純物濃Ｊｍ領域をＳｉ表面
に持つＭｏ５ｔ〜ランジスタおよびその集積回路に関し
、Ｌ記の問題点を解決した微細素子の４ｉ’７＋造イ１
：様を提供すること、特にパンチスルーを抑制しっつ重
速化するための不純物分布条件を提示することである。

また、微細素子は、低温動作によって動作限界を広げ、
さらに高速に動作させることがｌ［能である。

本発明の他の［１的は、１−記の問題点を解決し５かつ
、低温動作に適したより高性能なＭＯ５１〜ランジスタ
構造およびその集積回路を提供することである。

〔課題を解決するための手段〕

本発明は、」二足目的を達成するために、パンチスルー
を抑えつつ、微細Ｍｏ８ｔ〜ランジスタを高速化できる
不純物分布を明らかにしたものである。

まず、移動度を向１−させるために、第一導電型Ｍｏｓ
＋〜ランジスタのチャネル領域に、］、Ｘ１．Ｏ”／ａ
ｎ’以下の第二導電型低不純物濃度領域を形成したもの
である。

さらに、その下に濃度遷移領域を介して、空乏層の伸び
をおさえるための３　Ｘ　Ｉ　Ｏ１７／　（ａ”以上の
第二導電型のＩＭＩ不純物濃度領域を形成したものであ
る。

そして、１）ｉｆ記遷移領域のうちに、不純物ｌ旧にが
１、　Ｘ　１０”／ａｎ’から：３Ｘ’ＪＯ１７／■３
まで単調に増加している部分があり、該］×１０１１ｉ
／（７）３から３Ｘ］Ｏ”／釧３まで単調に増加してい
る部分の幅が７５　ｎ　ｍ以１・であり、その部分の位
置がゲー１へ絶縁１１９からチャネル長程度の位置にあ
るように規定するものである。

また、１−記不純物ｄ！１度分布を、高濃度基板あるい
は高濃度ウェル上にシリコンのエピタキシャル成長を行
なって形成するものである。

また、前記第二導電型低不純物′ａ度の領域が、第一導
電型の不純物を含まないようにしたものである。

さらに本発明は、いっそうの高速化を図るべく、に記の
半導体装置を１００に以下の低温で動作させることにし
たものである。

〔作用〕

本発明によれば、ＭＯ８＋−ランジスタにおいて、空乏
層厚さを正確に設計してパンチスルーを抑制しつつ、電
気伝導度を向１−させて素子を高速化できる。ここで、
本発明が以１−の作用をｉ・ト成するＪノ；（理登第：
３図、第４図、第５図を用いて説明する。

まず、第３図を用いて、本発明構造がパンチスルーを抑
制する原理について説明する。第７３図は様々な不純物
分布を持つ素子について、トレイン近傍のシ：す芝屑の
ｊＶＪさとサブスレノショル１〜特（’ｌの関係を調べ
た結果である。この図によれば、空乏層の厚さをパラメ
ータにとれば、不純物分布の詳細によらず、サブスレッ
シコル１〜特性は、図中の点線にのることがわかる。す
なわち、図中に示したパンチスルー抑制条件（サブスレ
ッシコル１〜係数＜　８０　ｒｎ　Ｖ　／　ｄｅｃ）を
満たすには、空乏層の厚さがｔ　：３０　ｎ　ｍ以下で
あればよく、不純物分布の詳細によらないことがわかる
。このことは、ドレイン近傍の空乏層が、チャネル長を
こえて大きく伸びると、ソースの空乏層とつながり、パ
ンチスルーがおこるということに対応する。本図におい
て、各素子はチャネル長１．　ＯＯｎ　ｍ、拡散層接合
深さ５０　ｎ　ｒｎ、ゲート酸化膜厚３．５ｎｍ　であ
る。また、ドレイン電圧は０．６Ｖ　である。

つぎに、第４図、第５図を用いて、不純物濃度分布と素
子性能の関係について説明する。第４図は、Ｓｉ表面に
低不純物濃度の領域を持つＭＯＳトランジスタのチャネ
ル部の不純物分布を示したものである。各不純物分布は
、第３図の結果をもとにドレイン近傍の空乏層厚さがほ
ぼチャネル長程度になるように設計し、パンチスルーを
防止したものである。第５図は、第４図のそれぞれの素
子に対応した電気伝導度を示したものである。第５図よ
り、不純物分布遷移領域の濃度勾配を２　Ｃｄｅｃ／　
１００　ｎ　ｍ）以−ヒ大きくすれば、２×ＩＣ）ｌ−
３（Ｓ）以上の電気伝導度が得られ、著しく高速化でき
ることがわかる。これは、濃度勾配が大きいと、空乏層
を長く伸ばさずに、キャリアの走行するチャネルの垂直
方向の電界を弱め、ゲート絶縁膜界而の散乱を抑えてキ
ャリアの移動度がにかり、電気伝導度が高められるため
である。

すなわち、本発明によって、パンチスルーを抑１）。

し、か−）、電気伝導度を１−げ、素ｒ・動作速瓜を１
・げることが可能である。

このように、本発明は、空乏層の厚さの規定と、表向電
界の低１〜によｚＩ高移動度化というメカニズムによっ
て、素子の高性能化を可能にしたものである。第５図に
おいて、表面電界の緩和に関係するのは、空乏層の伸び
に関係する濃度範囲のものである。たとえば、第４図に
示した不純物濃度分布のピークは、勾配がＯＣｄｃｃ／
　１．　ＯＯｎ　ｍ　）のものを除いて、１０”／■３
以上あるが、これは製法の必要−Ｉユ、ピーク濃度を上
げたもので、空乏層の伸びを押土するにはこれほどの高
：／Ａ疋領領域必要がない。空乏層の伸びに関係するの
はＩ　Ｘ　１−０”／釧３から：３×１０１７／ｃｎＩ
ｊ稈没の範囲であり、濃度勾配が２　（ｄｅｃ／　］、
　ＯＯｎ　ｍ）以−Ｉ−であるという条件は、この範囲
の不純物濃度領域の幅が７５ｎｍ以下であることに対応
する。逆に、１−０１６／　ａｎ３以下の低不純物濃度
領域や１０″ｇ／ｃＩ１１３　の高不純物濃度領域に、
濃度勾配が２　（ｄｅｃ／　１−００　ｎ　ｍ　）以ｌ
−の領域があっても、素子性能には直接関係しない。ま
た、第４図より、本発明の不純物分布では、Ｉ　Ｘ　１
０１Ｇ／ａｎＪから３　Ｘ　１０１７／　ｃｍ３の濃度
領域のうち特に濃度のｌｌ’ＪＩい部分は、チャネル長
程度の深さにあり、空乏層の伸びをチャネル長程度に抑
える必要条件になっていることがわかる。

また、本発明は、前記低不純物濃度領域をエピタキシャ
ル成長によって形成することにしたものである。これに
よ−）で不純物分布を急峻にでき、本発明の素子構造を
形成できる。

また１本発明は、第一導電型ＭＯ３Ｉ−ランジスタの第
二導電型低不純物ａ度領域が第−心電型の不純物を含ま
ないように規定したものである。これにより、低不純物
ａ度領域中の不純物棉電型を、動作時のゲート電圧印加
による電界の増加によってフリーズアウトが解消される
導電型のみにしたものである。これによって本発明のＭ
Ｏｓトランジスタは、低温動作時のフリーズアウトによ
る特性劣化を回避できる。

また、本発明は、」−記のＭＯＳトランジスタを低温動
作（１００に以下）することにしたものである。これに
より、ＭＯＳトランジスタの動作限界を広げることがで
き、また室温Ｍ９＋作に比へてより高速にできる。

〔実施例〕

以上本発明の実施例を第１図により説明する。

第１５図は、ｎチャネルＭ、０８）−ランジスタを、本
発明構造を用いて実現した実施例を示したものである。

１，２．３は、それぞれｎチャネルトランジスタのソー
ス、ゲート、および！−レインであり、チャネル長は０
．１μｍ、グー１−酸化膜厚は５０　ｍ、拡散層接合深
さは６０　ｎ　ｒｎである６４ば、ｐ型不純物濃度が１
．０”／■３以下の領域である。

５はｐ型不純物濃度が１０”／ｄｌｌＩかり〕、３Ｘ１
０１７／印１へ増加している遷移領域であり、その幅は
約５０ｎｍである。この領域のうち、特に濃度の（１ｚ
） 高い部分は、ゲート酸化膜から約１１００ｎ離れた位置
にある。６は、ｐ型高不純物濃度の領域であり、ピーク
淵ＪσはＩ　Ｏ”−１０”／　ｃｘｎ３　である。

５の領域の不純物分布の勾配が急峻であるために、空乏
層の伸びを抑えてパンチスルーを抑制し、かつ、表向電
界を緩和してｄ′：１移動度特性を得ることができる。

次に第一・の実施例の製法に第２図により説明する。ま
ず第２図（ａ）に示すように、ｐ型シリコン基板］０に
、ボロンを］ｏ１２〜］、　Ｏ”３／　ａｎ２程度イオ
ン注入してｐウェル１１を形成する。次いで第２図（ｂ
）に示すようにｒ＝　ｏ　ｃ　ｏ　Ｓ　（選択酸化法）
によりアイソレーション絶縁ＩＦＪ　１２を形成する。

ここで１２は厚さ３００　ｎ　ｍ程度のＳ　ｉ　Ｏ，膜
である。アイソレーション絶縁膜形成後、ボロンを１０
′Ｊ〜１０１４／ｃｍ″′利臀良注入し、ウェルの表面
濃度を１０１８〜１０１ソｊ３程度にする。次いで、Ｓ
ｉＣΩ４及びＳ　：ｉ　１１．ＣＱ２ガスを用いた８０
０〜≦）５０て二、厚さ１００　２００ｎｍノンドープ
の選択エピタキシャル成長によって、第２図（Ｏ）にガ
（す構造を形成する。１３が濃度遷移領域、］−４が高
不純物領域である。ここでは、選択エピタキシャル成長
を用いる場合について述べたが、通常のエピタキシャル
成長後、エピタキシャル層に熱を加えない低温酸化や絶
縁物理め込み登用いるアイソレーション形成法を適用す
ることもＩｌ［能である。な才辷このエピタキシャル成
長工程以後での熱処理は、Ｒ’ｌ’Ａ（ラピッドサーマ
ルアニール）または７５０〜８５０℃の低温アニールを
用い、高不純物濃度領域からの不純物拡散により濃度遷
移領域の幅が広くなることを防ぐことが必要である。シ
リコンをエピタキシャル成長後、第２図（ｄ）に示すよ
うに、厚さ５ｎｍのグー＋−絶縁ｊ１ψ１５を形成し、
厚さ１００　ｎ　ｍ程ＩＣのポリシリコン１６を堆積し
、このポリシリコンにリンを１−一プした後、Ｉｌ：　
１３リソグラフイー技術および１〜ライエツチによって
ゲー１〜を形成する。さらに第２図（ｅ）に示すように
、砒素を］、　０”　〜１０１″／１−ｉ２程度イオン
注入してｒ１＋拡散層１７螢形成し、拡散層の不純物の
活性化には、Ｒ１’Ａ（ラピッドサ（Ｊ４） −マルアニール）を用いる。さらに第２図（ｆ）に示す
ように層間膜１８、および配線層］９を形成する。

次に、本発明の第一の実施例を第６図により説明する。

第６図は、２７のｎ型５ｉＪＪＱ板に、ｐウェル５およ
びｎウェル２５をマスクを用いたイオン注入により形成
した後、ＬＯＣＯ８法によるアイソレーション絶縁膜２
８を形成し、さらにノンドープの選択エピタキシャル成
長することによって構成したＣ２　Ｍ　ＯＳの断面図で
ある９、第に図の左側は、ｎチャネルＭｏｓ＋−ランジ
スタであり、右側はｐチャネルＭｏｓ＋〜ランジスタで
ある。１゜２．３は、それぞれｎチャネル１〜ランジス
タのソース、ゲー１−１およびドレインであり、２１゜
２２．２３は、それぞれ、ｎチャネル１〜ランジスタの
ドレイン、ゲート、およびソースである。グー１−長は
０．１−μｍ、ゲート酸化膜厚は５ｎｍ、拡散層接合深
さは、ｒ１チャネルでは６０　ｎ　ｍ、ｐチャネルでは
８０ｎｍである。また、ｎチャネルＭｏ５ｔ−ランジス
タのゲー１〜２はｎ＋ポリシリコンであり、ｎチャネル
Ｍｏ８ｔ−ランジスタのゲー（〜２２はｐ＋ポリシリコ
ンである。これらのゲー］〜は、レジストマスク任用い
たリン、ボロンのイオン注入するによって形成する。４
および２４はそれぞれ、表面電界を小さくするためのｒ
＋　’（’！およびｎ型の不純物濃度１０”／ｃｍ３以
ドの領域である。５および２５は、１０″′′／訓３〜
３ＸＴＯ”’／ｃｍ’　への不純物濃度遷移領域であり
、その幅はｎ　Ｍ　ＯＳ　、　ｐ　Ｍ　ＯＳとも約５０
　ｎ　ｍである。これらの遷移領域は、共にゲート酸化
膜から約＋　Ｏ。

ｎｍの位置にある。この４および２４は、ノンドープの
シリコンを同時に選択エピタキシャル成長させることに
より形成するか、全曲にＳｉを成長後、アイソレーショ
ン」−の堆積層を除去して形成する。６および２６はｎ
型およびｎ型の高不純物濃度領域であり、ピーク濃度は
両者共１０”〜１、０１９／　ｃｘ＋３程度である。こ
れらの高不純物４３度領域によって、バンチスルーを抑
制できる。第一の実施例と同様に本実施例を実現するに
は、エピタキシャル成長以後の熱処理は、Ｒ’Ｊ’Δ（
ラピッドサーマルアニール）または、７５０〜８５０°
Ｃの低温アニールにより行う。第６図において、７を入
力端子、８を出力端子とすることにより、ＣＭＯＳイン
バータ回路を構成できる。前述の作用の項では、ｎチャ
ネルＭｏ８ｔ−ランジスタを例にとって本発明の詳細な
説明したが、ｐチャネルＭＯ８］−ランジスタについて
も、本発明構造を用いることによってバンチスルーを抑
制でき、かつ高電気伝導度が得られる。

第７図は、本発明によるｎ　Ｍ、　ＯＳ　Ｉ〜ランジス
タの低温動作時の電流電圧特性を、不純物分布が−様な
場合と比較して示したものである。本発明による素子の
電気伝導度は、不純物分布が−様な場合に比べて２倍以
−にとなっている。

第８図は、ＣＭ　ＯＳインバータのゲート長依存性をし
めしたものである。本実施例によれば、ｎチャネル、ｐ
チャネルトランジスタとも、高移動度化でき、とくに低
温動作時には従来のＣＭＯＳインバータの２倍以下−の
速度が達成できる。

〔発明の効果〕

本発明は、Ｍｏ５ｔ〜ランジスタのゲート絶縁膜に接し
て第二導電型不純物の濃度がＩ　Ｘ　１０”／（１）４
以Ｉへである領域と、この領域より深い位１ｌＹ（に第
二心電型不純物の濃度が３　Ｘ　１０”／（１）３以ｌ
＝−である領域を有し、第゛、クリ電型不純物濃度が１
×１０１”ん？からａ　ｘ　Ｉ　０１′／（２）４程度
まで増える領域の幅を７５　ｎ　ｍ以ドに設定したもの
である。

これにより、素子寸法０．１μｍレベルの微細Ｍｏ５ｔ
〜ランジスタのバンチスルーを抑制でき、かつ、はぼ最
大性能の高電気伝導度特性が実現できる。特に低温動作
では、不純物分布が−様な場合に比べて、２倍以−１−
の電気伝導度が得られる。

また、０．１μｍゲー１〜以１−のＭｏ５ｔ〜ランジス
タで現れる速度オーバーシューＩ〜効果の量が増幅され
る。

また本発明は、低不純物濃度領域に反対導電型の不純物
が含まれないようになっており、低温動作時のキャリア
フリーズアウトによる特性劣化を回避できるという効果
がある。

また、本発明によれば、ｎ　Ｍ　ＯＳ　、　ｐ　Ｍ　Ｏ
Ｓともｄ６移動度化できるので、ＣＭＯ８の高速化がＢ
１１能で、特に低温動作時には、従来のＣＭＯ８の２倍
以−１−の速度が得られる。

【図面の簡単な説明】

第１図は本発明をｎチャネルＭＯ３Ｉ−ランジスタに適
用した実施例の構造図、第２図は第１図の実施例を実現
するためのプロセスフローの一例を示す図、第３図はパ
ンチスルー抑制条件を説明する図、第４図はパンチスル
ーを抑制できる不純物分布を示した図、第５図は低濃度
領域と高濃度領域の間の不純物分布の傾きと、電気伝導
度の関係を示した図、第６図は本発明をＣＭＯ８素子に
適用した実施例の構造図、第７図は本発明のｎＭＯ５ト
ランジスタの電気伝導度特性を示した図、第８図は本発
明のＣＭ　ＯＳインバータの遅延時間のゲート長依存性
を示した図である。

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板上に形成された第一導電型のＭＯＳト
   ランジスタであつて、 このトランジスタのゲート絶縁膜に接して第二導電型不
   純物の濃度が１×１０＾１＾６／ｃｍ＾３以下である領
   域を有し、 この領域より深い位置に第二導電型不純物の濃度が３×
   １０＾１＾７／ｃｍ＾３以上である領域を有し、ゲート
   絶縁膜から基板深さ方向に第二導電型不純物濃度が少な
   くとも１×１０＾１＾６／ｃｍ＾３から３×１０＾１＾
   ７／ｃｍ＾３まで単調に増加する領域を有し、 前記第二導電型不純物濃度が１×１０＾１＾６／ｃｍ＾
   ３から３×１０＾１＾７／ｃｍ＾３まで増加する領域が
   ゲート絶縁膜からＭＯＳトランジスタのチャネル長程度
   深い位置にあり、その領域の幅が７５ｎｍ以下であるこ
   とを特徴とする半導体装置。 ２、第二導電型の高濃度基板または高濃度ウェル上に、
   第二導電型不純物１×１０＾１＾６／ｃｍ＾３以下の低
   濃度ドープまたはノンドープのシリコンを、エピタキシ
   ャル成長して構成したことを特徴とする、特許請求の範
   囲第一項記載の半導体装置。 ３、前記ゲート絶縁膜に接して第二導電型不純物の濃度
   が１×１０＾１＾６／ｃｍ＾３以下である領域に、第一
   導電型の不純物が含まれていないことを特徴とする、特
   許請求の範囲第一項、第二項記載の半導体装置。 ４、１００Ｋ以下の動作温度に冷却するための冷却手段
   を具備した前記特許請求の範囲第一項、第二項、第三項
   記載の半導体装置。