JP2001102582A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【課題】 ショートチャネル型ＭＯＳトランジスタとし
てＣＭＯＳ−ゲート走行時間が向上しかつ立上がり電流
も改善されたＭＯＳトランジスタを提供すること。 【解決手段】 半導体基板内に、第１の導電形にドーピ
ングされたウエルを設け前記ドーピングされたウエルの
表面に、エピタキシャル層を配設し、該エピタキシャル
層は、１０17cm-3よりも少ないドーピング濃度を有し、
前記エピタキシャル層内に、第１の導電形とは逆の第２
の導電形にドーピングされたソース/ドレイン領域とチ
ャネル領域を配設し、前記ソース/ドレイン領域の深さ
は、前記エピタキシャル層の厚さよりも少ないか同じで
あるように構成する。
てＣＭＯＳ−ゲート走行時間が向上しかつ立上がり電流
も改善されたＭＯＳトランジスタを提供すること。 【解決手段】 半導体基板内に、第１の導電形にドーピ
ングされたウエルを設け前記ドーピングされたウエルの
表面に、エピタキシャル層を配設し、該エピタキシャル
層は、１０17cm-3よりも少ないドーピング濃度を有し、
前記エピタキシャル層内に、第１の導電形とは逆の第２
の導電形にドーピングされたソース/ドレイン領域とチ
ャネル領域を配設し、前記ソース/ドレイン領域の深さ
は、前記エピタキシャル層の厚さよりも少ないか同じで
あるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ及びその製造方法に関する。
タ及びその製造方法に関する。
【０００２】
【従来の技術】ショートチャネルＭＯＳトランジスタの
開発においては、ＶＴ−ロールオフ、ドレイン・インデ
ュース・バリア・ロアリング、パンチスルー効果などの
ショートチャネル効果を抑制することと、同時にトラン
ジスタの十分に高いしきい値電圧を保証することが必要
な手段として求められる（ゲート誘電体の厚さはチャネ
ル長と共に低減するので）。
開発においては、ＶＴ−ロールオフ、ドレイン・インデ
ュース・バリア・ロアリング、パンチスルー効果などの
ショートチャネル効果を抑制することと、同時にトラン
ジスタの十分に高いしきい値電圧を保証することが必要
な手段として求められる（ゲート誘電体の厚さはチャネ
ル長と共に低減するので）。
【０００３】例えば公知文献“Ｔ．Ｓｋｏｔｎｉｃｋ
ｉ, Proc. ESSERTC 1996. P.505-514;T. Ohguro et al,
IEDM Tech. Digest 1993, P.433-436; L. Risch et a
l, Proc. ESSDERC 196, P.321-324”からは、直流電流
パラメータの改善、特にチャネル領域における電荷キャ
リア移動度の改善のために、従来のショートチャネルト
ランジスタの半導体基板上で、チャネル領域における縦
方向の電界絶対値を低減することが提案されている。こ
のチャネル領域における縦方向の電界は、電荷キャリア
移動度の決定に強い影響を与えている。縦方向の電界を
低減するためには、チャネル領域のドーピング濃度の低
減が必要であるが、しかしながらこのことは、横方向の
ドレイン領域の影響をも高め、これは不所望なショート
チャネル効果に結び付く。
ｉ, Proc. ESSERTC 1996. P.505-514;T. Ohguro et al,
IEDM Tech. Digest 1993, P.433-436; L. Risch et a
l, Proc. ESSDERC 196, P.321-324”からは、直流電流
パラメータの改善、特にチャネル領域における電荷キャ
リア移動度の改善のために、従来のショートチャネルト
ランジスタの半導体基板上で、チャネル領域における縦
方向の電界絶対値を低減することが提案されている。こ
のチャネル領域における縦方向の電界は、電荷キャリア
移動度の決定に強い影響を与えている。縦方向の電界を
低減するためには、チャネル領域のドーピング濃度の低
減が必要であるが、しかしながらこのことは、横方向の
ドレイン領域の影響をも高め、これは不所望なショート
チャネル効果に結び付く。
【０００４】それに対処する案として、ＭＯＳトランジ
スタを、約１０18ｃｍ-3のドーピング濃度でより高濃度
にドーピングされた半導体基板上に実現し、チャネル領
域にはドーピングされていない２０ｎｍ〜５０ｎｍの薄
いエピタキシャル層を設けることが提案されている。し
かしながらこの場合には、製造プロセスにおいて、高濃
度のドーピング領域が半導体基板側からチャネル領域内
へ拡散しないように注意を払わなければならない。ソー
ス/ドレイン領域は、高濃度ドーピングされた基板内ま
で進入する。チャネル領域内のドーピング濃度の影響
は、ゲート誘電体との間隔に伴ってしきい値電圧を強く
低減させるので、ゲート電極材料としてポリシリコンを
備えたこの提案では、十分に高いしきい値電圧は得られ
ない。それ故に、新たなゲート材料（例えばSiGe）の投
入が必要である。
スタを、約１０18ｃｍ-3のドーピング濃度でより高濃度
にドーピングされた半導体基板上に実現し、チャネル領
域にはドーピングされていない２０ｎｍ〜５０ｎｍの薄
いエピタキシャル層を設けることが提案されている。し
かしながらこの場合には、製造プロセスにおいて、高濃
度のドーピング領域が半導体基板側からチャネル領域内
へ拡散しないように注意を払わなければならない。ソー
ス/ドレイン領域は、高濃度ドーピングされた基板内ま
で進入する。チャネル領域内のドーピング濃度の影響
は、ゲート誘電体との間隔に伴ってしきい値電圧を強く
低減させるので、ゲート電極材料としてポリシリコンを
備えたこの提案では、十分に高いしきい値電圧は得られ
ない。それ故に、新たなゲート材料（例えばSiGe）の投
入が必要である。
【０００５】さらにこの提案の別の欠点は、急峻なドー
ピング濃度勾配が構造部の縮小化に伴って十分なスケー
リングを伴わないために、トランジスタのスイッチオン
状態における電流の増加が常に低下し続ける。
ピング濃度勾配が構造部の縮小化に伴って十分なスケー
リングを伴わないために、トランジスタのスイッチオン
状態における電流の増加が常に低下し続ける。
【０００６】これに代わる代替案として、ショートチャ
ネルＭＯＳトランジスタをＳＯＩ基板において実現する
ことが提案されており、この場合は支持基板上に絶縁層
と単結晶シリコン層を有している。このトランジスタの
活性領域は、単結晶シリコン層内で実現され、それによ
って、ソース/ドレイン領域のキャパシタンスは、基板
に対して低減される。この代替案の欠点は、ＳＯＩ基板
自体の価格が高いことと、このＳＯＩ基板による単結晶
シリコン層の欠陥密度が高いことである。
ネルＭＯＳトランジスタをＳＯＩ基板において実現する
ことが提案されており、この場合は支持基板上に絶縁層
と単結晶シリコン層を有している。このトランジスタの
活性領域は、単結晶シリコン層内で実現され、それによ
って、ソース/ドレイン領域のキャパシタンスは、基板
に対して低減される。この代替案の欠点は、ＳＯＩ基板
自体の価格が高いことと、このＳＯＩ基板による単結晶
シリコン層の欠陥密度が高いことである。
【０００７】
【発明が解決しようとする課題】本発明の課題は、ショ
ートチャネルＭＯＳトランジスタとしてＣＭＯＳ−ゲー
ト走行時間が改善されかつ出力電流も改善されたＭＯＳ
トランジスタを提供すること、及びこのようなＭＯＳト
ランジスタの製造方法を提供することである。
ートチャネルＭＯＳトランジスタとしてＣＭＯＳ−ゲー
ト走行時間が改善されかつ出力電流も改善されたＭＯＳ
トランジスタを提供すること、及びこのようなＭＯＳト
ランジスタの製造方法を提供することである。
【０００８】
【課題を解決するための手段】上記課題は本発明によ
り、半導体基板内に、第１の導電形にドーピングされた
ウエルが設けられており、前記ドーピングされたウエル
の表面に、エピタキシャル層が配設されており、該エピ
タキシャル層は、１０17cm-3よりも少ないドーピング濃
度を有しており、前記エピタキシャル層内に、第１の導
電形とは逆の第２の導電形にドーピングされたソース/
ドレイン領域とチャネル領域が配設されており、前記ソ
ース/ドレイン領域の深さは、前記エピタキシャル層の
厚さよりも少ないか同じであるように構成されて解決さ
れる。また前記課題は、本発明により、半導体基板内
に、第１の導電形にドーピングされるウエルを形成し、
前記ドーピングされたウエルの表面に、エピタキシャル
層を成長させ、該エピタキシャル層は、１０17cm-3より
も少ないドーピング濃度を有しており、前記エピタキシ
ャル層の表面にゲート誘電体を形成し、前記ゲート誘電
体の漂目にゲート電極を形成し、前記エピタキシャル層
内に、第１の導電形とは逆の第２の導電形にドーピング
されるソース/ドレイン領域を形成し、該ソース/ドレイ
ン領域の深さは、前記エピタキシャル層の厚さよりも少
ないか同じであるようにして解決される。
り、半導体基板内に、第１の導電形にドーピングされた
ウエルが設けられており、前記ドーピングされたウエル
の表面に、エピタキシャル層が配設されており、該エピ
タキシャル層は、１０17cm-3よりも少ないドーピング濃
度を有しており、前記エピタキシャル層内に、第１の導
電形とは逆の第２の導電形にドーピングされたソース/
ドレイン領域とチャネル領域が配設されており、前記ソ
ース/ドレイン領域の深さは、前記エピタキシャル層の
厚さよりも少ないか同じであるように構成されて解決さ
れる。また前記課題は、本発明により、半導体基板内
に、第１の導電形にドーピングされるウエルを形成し、
前記ドーピングされたウエルの表面に、エピタキシャル
層を成長させ、該エピタキシャル層は、１０17cm-3より
も少ないドーピング濃度を有しており、前記エピタキシ
ャル層の表面にゲート誘電体を形成し、前記ゲート誘電
体の漂目にゲート電極を形成し、前記エピタキシャル層
内に、第１の導電形とは逆の第２の導電形にドーピング
されるソース/ドレイン領域を形成し、該ソース/ドレイ
ン領域の深さは、前記エピタキシャル層の厚さよりも少
ないか同じであるようにして解決される。
【０００９】
【発明の実施の形態】本発明の別の実施例は従属請求項
に記載されている。
に記載されている。
【００１０】半導体基板においては、第１の導電形にド
ーピングされたウエルが設けられている。このドーピン
グウエルの表面にはエピタキシャル層が設けられてお
り、このエピタキシャル層は、１０17ｃｍ-3よりも少な
いドーピング濃度を有している。このエピタキシャル層
内には、第１の導電形とは逆の第２の導電形にドーピン
グされたソース/ドレイン領域と、チャネル領域が設け
られている。この場合このソース/ドレイン領域の深さ
は、エピタキシャル層の厚さと同じかまたは薄い。その
際の深さとして、エピタキシャル層表面から、該エピタ
キシャル層表面に対して垂直方向の膨張度が表わされて
いる。
ーピングされたウエルが設けられている。このドーピン
グウエルの表面にはエピタキシャル層が設けられてお
り、このエピタキシャル層は、１０17ｃｍ-3よりも少な
いドーピング濃度を有している。このエピタキシャル層
内には、第１の導電形とは逆の第２の導電形にドーピン
グされたソース/ドレイン領域と、チャネル領域が設け
られている。この場合このソース/ドレイン領域の深さ
は、エピタキシャル層の厚さと同じかまたは薄い。その
際の深さとして、エピタキシャル層表面から、該エピタ
キシャル層表面に対して垂直方向の膨張度が表わされて
いる。
【００１１】当該ＭＯＳトランジスタでは、ソース/ド
レイン領域が低濃度ドーピングされたエピタキシャル層
内に配置されるので、ソース/ドレイン領域のキャパシ
タンスが著しく低減される。それ故にこのＭＯＳトラン
ジスタは、０Ｖの駆動電圧のもとで改善されたゲート走
行時間と改善された出力電流特性を示す。このＭＯＳト
ランジスタは、比較可能な基板接続のもとに速度に関し
て、ＳＯＩ基板の単結晶シリコン層内で実現されるＭＯ
Ｓトランジスタに匹敵するものである。
レイン領域が低濃度ドーピングされたエピタキシャル層
内に配置されるので、ソース/ドレイン領域のキャパシ
タンスが著しく低減される。それ故にこのＭＯＳトラン
ジスタは、０Ｖの駆動電圧のもとで改善されたゲート走
行時間と改善された出力電流特性を示す。このＭＯＳト
ランジスタは、比較可能な基板接続のもとに速度に関し
て、ＳＯＩ基板の単結晶シリコン層内で実現されるＭＯ
Ｓトランジスタに匹敵するものである。
【００１２】半導体基板としては特に単結晶シリコン基
板が適している。
板が適している。
【００１３】チャネル長が１３０ｎｍよりも短いＭＯＳ
トランジスタの製造に対して有利には、エピタキシャル
層の厚さが１００ｎｍ〜２００ｎｍの間で選択される。
トランジスタの製造に対して有利には、エピタキシャル
層の厚さが１００ｎｍ〜２００ｎｍの間で選択される。
【００１４】本発明の構成によれば、エピタキシャル層
においてソース/ドレイン領域の間に次のようなドーピ
ング層が設けられる。すなわちその深さがソース/ドレ
イン領域の深さよりも少なく、その厚さもエピタキシャ
ル層の厚さよりも薄く、そして第１の導電形にドーピン
グされた層、つまり前述したドーピングウエルと同じ導
電形にドーピングされた層が設けられる。このようにド
ーピングされた層の配設によって、ＭＯＳトランジスタ
のしきい値電圧は設定される。このようにして非常に薄
いゲート誘電体のもとでも十分に高いしきい値電圧が得
られるようになる。
においてソース/ドレイン領域の間に次のようなドーピ
ング層が設けられる。すなわちその深さがソース/ドレ
イン領域の深さよりも少なく、その厚さもエピタキシャ
ル層の厚さよりも薄く、そして第１の導電形にドーピン
グされた層、つまり前述したドーピングウエルと同じ導
電形にドーピングされた層が設けられる。このようにド
ーピングされた層の配設によって、ＭＯＳトランジスタ
のしきい値電圧は設定される。このようにして非常に薄
いゲート誘電体のもとでも十分に高いしきい値電圧が得
られるようになる。
【００１５】ソース/ドレイン領域の深さとしては、エ
ピタキシャル層表面と、該エピタキシャル層表面に対し
て垂直方向のエピタキシャル層材料に対するソース/ド
レイン領域境界面との間の間隔が示される。
ピタキシャル層表面と、該エピタキシャル層表面に対し
て垂直方向のエピタキシャル層材料に対するソース/ド
レイン領域境界面との間の間隔が示される。
【００１６】有利には、ドーピングされる層は、１０ｎ
ｍ〜５０ｎｍの間の深さに配置される。この層は有利に
は１０ｎｍ〜５０ｎｍの間の厚さを有する。ドーピング
濃度は有利には、５×１０17〜５×１０18ｃｍ-3の間で
ある。ゲート誘電体の厚さは有利には、２ｎｍ〜４ｎｍ
の間である。
ｍ〜５０ｎｍの間の深さに配置される。この層は有利に
は１０ｎｍ〜５０ｎｍの間の厚さを有する。ドーピング
濃度は有利には、５×１０17〜５×１０18ｃｍ-3の間で
ある。ゲート誘電体の厚さは有利には、２ｎｍ〜４ｎｍ
の間である。
【００１７】パンチスルー効果の抑圧に対して有利に
は、最初に述べたタイプでドーピングされた層の下方
に、第１の導電形にドーピングされたさらなる層が配設
される。その場合このさらなるドーピングされた層はエ
ピタキシャル層内に配置されてもよいし、高濃度ドーピ
ングされたウエルとエピタキシャル層の間の境界面に配
置されてもよい。
は、最初に述べたタイプでドーピングされた層の下方
に、第１の導電形にドーピングされたさらなる層が配設
される。その場合このさらなるドーピングされた層はエ
ピタキシャル層内に配置されてもよいし、高濃度ドーピ
ングされたウエルとエピタキシャル層の間の境界面に配
置されてもよい。
【００１８】さらなるドーピングされた層は有利には、
５０ｎｍ〜２００ｎｍの間の深さで配設され、１０ｎｍ
〜５０ｎｍの間の厚さを有している。このさらなるドー
ピング層のドーピング濃度は、有利には１０17から５×
１０18ｃｍ-3である。
５０ｎｍ〜２００ｎｍの間の深さで配設され、１０ｎｍ
〜５０ｎｍの間の厚さを有している。このさらなるドー
ピング層のドーピング濃度は、有利には１０17から５×
１０18ｃｍ-3である。
【００１９】このようなＭＯＳトランジスタの製造に対
しては、半導体基板中にまず第１の導電形にドーピング
されたウエルが形成される。このドーピングされたウエ
ルの表面にエピタキシャル層が成長される。このエピタ
キシャル層は有利にはドーピングなしで成長される。し
かしながら通常は、エピタキシャル反応装置内に存在す
る不純物のためにこの成長されたエピタキシャル層は実
際にはわずかだけドーピングされる。このエピタキシャ
ル層は、１０17ｃｍ-3よりも少ないドーピング濃度を有
する。
しては、半導体基板中にまず第１の導電形にドーピング
されたウエルが形成される。このドーピングされたウエ
ルの表面にエピタキシャル層が成長される。このエピタ
キシャル層は有利にはドーピングなしで成長される。し
かしながら通常は、エピタキシャル反応装置内に存在す
る不純物のためにこの成長されたエピタキシャル層は実
際にはわずかだけドーピングされる。このエピタキシャ
ル層は、１０17ｃｍ-3よりも少ないドーピング濃度を有
する。
【００２０】エピタキシャル層の表面にはゲート誘電体
とゲート電極が形成される。エピタキシャル層内には第
１の導電形とは逆の第２の導電形にドーピングされたソ
ース/ドレイン領域が形成される。その深さは当該エピ
タキシャル層の厚さよりも少ない。シャープな境界のド
ーピング層を形成するために（専門分野ではデルタドー
ピング層とも称される）、有利には、このドーピング層
がエピタキシャル層成長の際に元の位置でドーピングさ
れる平行成長（insitu-dotierte Epitaxie）によって所
望の深さで形成される。
とゲート電極が形成される。エピタキシャル層内には第
１の導電形とは逆の第２の導電形にドーピングされたソ
ース/ドレイン領域が形成される。その深さは当該エピ
タキシャル層の厚さよりも少ない。シャープな境界のド
ーピング層を形成するために（専門分野ではデルタドー
ピング層とも称される）、有利には、このドーピング層
がエピタキシャル層成長の際に元の位置でドーピングさ
れる平行成長（insitu-dotierte Epitaxie）によって所
望の深さで形成される。
【００２１】代替的に前記ドーピングされる層は、ゲー
ト誘電体による埋込みによって形成される。この利点
は、ドーピングされた層のプロファイルが、ゲート誘電
体の形成の際ではなく、通常の熱酸化の実施のもとでな
されることである。
ト誘電体による埋込みによって形成される。この利点
は、ドーピングされた層のプロファイルが、ゲート誘電
体の形成の際ではなく、通常の熱酸化の実施のもとでな
されることである。
【００２２】本発明の枠内では、前述したようにドーピ
ングされた層の下方にさらなるドーピングされた層が形
成される。この層は有利には、ドーピングウエルの製造
の後で、非ドーピングエピタキシャル層の成長の前に埋
込みによって形成される。
ングされた層の下方にさらなるドーピングされた層が形
成される。この層は有利には、ドーピングウエルの製造
の後で、非ドーピングエピタキシャル層の成長の前に埋
込みによって形成される。
【００２３】本発明による相補的なＭＯＳトランジスタ
の製造に対しては、まず第１のドーピングウエル（これ
は第１の導電形にドーピングされ第１のＭＯＳトランジ
スタの収容のために定められる）が形成され、そして第
２のドーピングウエル（これは第２の導電形にドーピン
グされ、第１のＭＯＳトランジスタを補足する第２のＭ
ＯＳトランジスタの収容のために定められる）が形成さ
れる。第１のドーピングウエルと第２のドーピングウエ
ルの表面には、２つの相補的ＭＯＳトランジスタのため
の共通のエピタキシャル層が成長される。このエピタキ
シャル層は、１０17ｃｍ-3よりも少ないドーピング濃度
を有している。このエピタキシャル層の表面には、ゲー
ト誘電体が形成される。このエピタキシャル層とゲート
誘電体の間の少ない表面粗度に関して最適化された境界
層に対して有利には、ゲート誘電体がエピタキシャル層
の成長直後に被着される。このゲート誘電体の表面には
第１のゲート電極と第２のゲート電極が形成される。エ
ピタキシャル層においては、第２の導電形にドーピング
された第１のソース/ドレイン領域と、第１の導電形に
ドーピングされ第２のソース/ドレイン領域が形成され
る。それらの厚さは、エピタキシャル層の厚さよりも薄
いか同じである。
の製造に対しては、まず第１のドーピングウエル（これ
は第１の導電形にドーピングされ第１のＭＯＳトランジ
スタの収容のために定められる）が形成され、そして第
２のドーピングウエル（これは第２の導電形にドーピン
グされ、第１のＭＯＳトランジスタを補足する第２のＭ
ＯＳトランジスタの収容のために定められる）が形成さ
れる。第１のドーピングウエルと第２のドーピングウエ
ルの表面には、２つの相補的ＭＯＳトランジスタのため
の共通のエピタキシャル層が成長される。このエピタキ
シャル層は、１０17ｃｍ-3よりも少ないドーピング濃度
を有している。このエピタキシャル層の表面には、ゲー
ト誘電体が形成される。このエピタキシャル層とゲート
誘電体の間の少ない表面粗度に関して最適化された境界
層に対して有利には、ゲート誘電体がエピタキシャル層
の成長直後に被着される。このゲート誘電体の表面には
第１のゲート電極と第２のゲート電極が形成される。エ
ピタキシャル層においては、第２の導電形にドーピング
された第１のソース/ドレイン領域と、第１の導電形に
ドーピングされ第２のソース/ドレイン領域が形成され
る。それらの厚さは、エピタキシャル層の厚さよりも薄
いか同じである。
【００２４】この相補的ＭＯＳトランジスタのしきい値
電圧の相互に依存しない設定に対して有利には、第１の
ウエルの上方に、第１の導電形にドーピングされた第１
のドーピング層が形成され、第２のウエルの上方に第２
の導電形にドーピングされた第２のドーピング層が形成
される。
電圧の相互に依存しない設定に対して有利には、第１の
ウエルの上方に、第１の導電形にドーピングされた第１
のドーピング層が形成され、第２のウエルの上方に第２
の導電形にドーピングされた第２のドーピング層が形成
される。
【００２５】パンチスルー効果の回避のために有利に
は、第１のドーピング層と第２のドーピング層の下方
に、さらなるドーピング層が形成される。このさらなる
ドーピング層の導電形は、パンチスルー効果が第１のＭ
ＯＳトランジスタのもとでも第２のＭＯＳトランジスタ
のもとでも生じないように調整される。
は、第１のドーピング層と第２のドーピング層の下方
に、さらなるドーピング層が形成される。このさらなる
ドーピング層の導電形は、パンチスルー効果が第１のＭ
ＯＳトランジスタのもとでも第２のＭＯＳトランジスタ
のもとでも生じないように調整される。
【００２６】
【実施例】次に本発明を図面に基づき以下の明細書で詳
細に説明する。
細に説明する。
【００２７】半導体基板１内には、ｐ形ドーピングされ
たウエル２とｎ形ドーピングされたウエル３が設けられ
る。この半導体基板１は、１０15〜１０17ｃｍ-3の範囲
で基本ドーピングされた単結晶シリコン基板である。ｐ
形ドーピングされたウエル２とｎ形ドーピングされたウ
エル３の上方領域には、ノンパンチスルー層４が配設さ
れている。この層はｎ形ドーピングされており、例えば
５×１０17ｃｍ-3のドーピング濃度を有している（図１
参照）。
たウエル２とｎ形ドーピングされたウエル３が設けられ
る。この半導体基板１は、１０15〜１０17ｃｍ-3の範囲
で基本ドーピングされた単結晶シリコン基板である。ｐ
形ドーピングされたウエル２とｎ形ドーピングされたウ
エル３の上方領域には、ノンパンチスルー層４が配設さ
れている。この層はｎ形ドーピングされており、例えば
５×１０17ｃｍ-3のドーピング濃度を有している（図１
参照）。
【００２８】前記ｐ形ドーピングウエル２のドーピング
濃度は、３×１０17ｃｍ-3Borである。また前記ｎ形ド
ーピングウエル３のドーピング濃度は、２×１０17ｃｍ
-3 Phosphorである。
濃度は、３×１０17ｃｍ-3Borである。また前記ｎ形ド
ーピングウエル３のドーピング濃度は、２×１０17ｃｍ
-3 Phosphorである。
【００２９】ノンパンチスルー層４の上方には、ドーピ
ングされていないエピタキシャル層５が設けられる。ド
ーピングされていないエピタキシャル層５は、１０17ｃ
ｍ-3よりも低いドーピング濃度を有している。
ングされていないエピタキシャル層５が設けられる。ド
ーピングされていないエピタキシャル層５は、１０17ｃ
ｍ-3よりも低いドーピング濃度を有している。
【００３０】エピタキシャル層５の表面から半導体基板
１内へ達している絶縁トレンチ６は、ｎ導電形のチャネ
ル領域を有する第１のＭＯＳトランジスタと、ｐ導電形
チャネル領域を有する第１のＭＯＳトランジスタに対す
る活性領域を定めている。
１内へ達している絶縁トレンチ６は、ｎ導電形のチャネ
ル領域を有する第１のＭＯＳトランジスタと、ｐ導電形
チャネル領域を有する第１のＭＯＳトランジスタに対す
る活性領域を定めている。
【００３１】エピタキシャル層５内には、ｎ形ドーピン
グされたソース/ドレイン領域７が第１のＭＯＳトラン
ジスタに対して設けられ、ｐ形ドーピングされたソース
/ドレイン領域８は第２のＭＯＳトランジスタに対して
設けられている。このｎ形ドーピングされたソース/ド
レイン領域７とｐ形ドーピングされたソース/ドレイン
領域８は、それぞれＬＤＤ(Lightly doped drain)プロ
ファイルとＨＤＤ(Highlydoped drain)プロファイルを
有している。その際ｎ形ドーピングされたソース/ドレ
イン領域７におけるドーピング濃度は、ＬＤＤプロファ
イルに対して１０18〜１０19ｃｍ-3 Arsenであり、ＨＤ
Ｄプロファイルに対しては＞１０20ｃｍ-3 Arsenであ
る。ｐ形ドーピングされたソース/ドレイン領域８にお
けるドーピング濃度は、ＬＤＤプロファイルに対しては
１０18〜１０19ｃｍ-3 BF2であり、ＨＤＤプロファイル
に対しては＞１０20ｃｍ-3 Borである。
グされたソース/ドレイン領域７が第１のＭＯＳトラン
ジスタに対して設けられ、ｐ形ドーピングされたソース
/ドレイン領域８は第２のＭＯＳトランジスタに対して
設けられている。このｎ形ドーピングされたソース/ド
レイン領域７とｐ形ドーピングされたソース/ドレイン
領域８は、それぞれＬＤＤ(Lightly doped drain)プロ
ファイルとＨＤＤ(Highlydoped drain)プロファイルを
有している。その際ｎ形ドーピングされたソース/ドレ
イン領域７におけるドーピング濃度は、ＬＤＤプロファ
イルに対して１０18〜１０19ｃｍ-3 Arsenであり、ＨＤ
Ｄプロファイルに対しては＞１０20ｃｍ-3 Arsenであ
る。ｐ形ドーピングされたソース/ドレイン領域８にお
けるドーピング濃度は、ＬＤＤプロファイルに対しては
１０18〜１０19ｃｍ-3 BF2であり、ＨＤＤプロファイル
に対しては＞１０20ｃｍ-3 Borである。
【００３２】第１のＭＯＳトランジスタの領域では、ｎ
形ドーピングされたソース/ドレイン領域７の間に、ｐ
形ドーピングされた層９が設けられている。このｐ形ド
ーピング層９は１０18ｃｍ-3 Bor のドーピング濃度を
有している。
形ドーピングされたソース/ドレイン領域７の間に、ｐ
形ドーピングされた層９が設けられている。このｐ形ド
ーピング層９は１０18ｃｍ-3 Bor のドーピング濃度を
有している。
【００３３】第２のＭＯＳトランジスタの領域では、ｐ
形ドーピングされたソース/ドレイン領域８の間に、ｎ
形ドーピングされた層１０が設けられている。このｎ形
ドーピング層１０は１０18ｃｍ-3 Arsen のドーピング
濃度を有している。ｎ形ドーピングされたソース/ドレ
イン領域７とｐ形ドーピングされたソース/ドレイン領
域８の間では、エピタキシャル層５の表面にゲート誘電
体１が配設されている。このゲート誘電体は、２ｎｍ〜
４ｎｍの層厚さの窒化処理されたＳｉＯ2を含んでい
る。第１のＭＯＳトランジスタの領域には、ゲート誘電
体１１の上方にゲート電極１２が設けられており、この
ゲート電極１２は、ｎ+形ドーピングされたポリシリコ
ンとチタンケイ化物を含んでいる。第２のＭＯＳトラン
ジスタの領域には、ゲート誘電体１１の上方に、ゲート
電極１３が設けられており、このゲート電極１３は、ｐ
+ドーピングされたポリシリコンとチタンケイ化物を含
んでいる。
形ドーピングされたソース/ドレイン領域８の間に、ｎ
形ドーピングされた層１０が設けられている。このｎ形
ドーピング層１０は１０18ｃｍ-3 Arsen のドーピング
濃度を有している。ｎ形ドーピングされたソース/ドレ
イン領域７とｐ形ドーピングされたソース/ドレイン領
域８の間では、エピタキシャル層５の表面にゲート誘電
体１が配設されている。このゲート誘電体は、２ｎｍ〜
４ｎｍの層厚さの窒化処理されたＳｉＯ2を含んでい
る。第１のＭＯＳトランジスタの領域には、ゲート誘電
体１１の上方にゲート電極１２が設けられており、この
ゲート電極１２は、ｎ+形ドーピングされたポリシリコ
ンとチタンケイ化物を含んでいる。第２のＭＯＳトラン
ジスタの領域には、ゲート誘電体１１の上方に、ゲート
電極１３が設けられており、このゲート電極１３は、ｐ
+ドーピングされたポリシリコンとチタンケイ化物を含
んでいる。
【００３４】ｐ形ドーピングされた層９は、ゲート誘電
体１１とエピタキシャル層５の間の境界面から１０ｎｍ
〜５０ｎｍの間隔をおいて設けられており、１０ｎｍ〜
５０ｎｍの厚さを有している。ｎ形ドーピングされた層
１０は、ゲート誘電体１１とエピタキシャル層５の間の
境界面から１０ｎｍ〜５０ｎｍの間隔をおいて設けられ
ており、これも１０ｎｍ〜５０ｎｍの厚さを有してい
る。
体１１とエピタキシャル層５の間の境界面から１０ｎｍ
〜５０ｎｍの間隔をおいて設けられており、１０ｎｍ〜
５０ｎｍの厚さを有している。ｎ形ドーピングされた層
１０は、ゲート誘電体１１とエピタキシャル層５の間の
境界面から１０ｎｍ〜５０ｎｍの間隔をおいて設けられ
ており、これも１０ｎｍ〜５０ｎｍの厚さを有してい
る。
【００３５】図２には、第１のＭＯＳトランジスタのド
ーピング濃度プロファイルが示されており、図３には第
２のＭＯＳトランジスタのドーピング濃度プロファイル
が示されている。それぞれドーピング濃度Ｃは、深さ
Ｔ、すなわちゲート誘電体１１とエピタキシャル層５の
間の境界面の間の垂直方向の間隔の関数として示されて
いる。このグラフ上方には、ドーピングされないエピタ
キシャル層５の膨張度と半導体基板１の膨張度が双方向
の矢印でプロットされている。これらのドーピングプロ
ファイルは、それぞれ所属のトランジスタ領域の符号で
表わされている。
ーピング濃度プロファイルが示されており、図３には第
２のＭＯＳトランジスタのドーピング濃度プロファイル
が示されている。それぞれドーピング濃度Ｃは、深さ
Ｔ、すなわちゲート誘電体１１とエピタキシャル層５の
間の境界面の間の垂直方向の間隔の関数として示されて
いる。このグラフ上方には、ドーピングされないエピタ
キシャル層５の膨張度と半導体基板１の膨張度が双方向
の矢印でプロットされている。これらのドーピングプロ
ファイルは、それぞれ所属のトランジスタ領域の符号で
表わされている。
【００３６】ＭＯＳトランジスタの製造に対しては、半
導体基板１においてホウ素を用いたマスキングインプラ
ンテーションにおいて、１２０ｋｅＶのエネルギと１０
13ｃｍ-3の供与量によってｐ形ドーピングされたウエル
２が形成される。このｐ形ドーピングされたウエル２の
インプランテーションの際には、当該ｐ形ドーピングさ
れるウエル２以外の領域を覆うマスクが用いられる。ｎ
形ドーピングされるウエル３のインプランテーションの
際には、当該ｎ形ドーピングされるウエル３以外の領域
を覆うマスクが用いられる。
導体基板１においてホウ素を用いたマスキングインプラ
ンテーションにおいて、１２０ｋｅＶのエネルギと１０
13ｃｍ-3の供与量によってｐ形ドーピングされたウエル
２が形成される。このｐ形ドーピングされたウエル２の
インプランテーションの際には、当該ｐ形ドーピングさ
れるウエル２以外の領域を覆うマスクが用いられる。ｎ
形ドーピングされるウエル３のインプランテーションの
際には、当該ｎ形ドーピングされるウエル３以外の領域
を覆うマスクが用いられる。
【００３７】以下では、マスキングなしのヒ素インプラ
ンテーションにおいて、１０ｋｅＶのエネルギと３×１
０12ｃｍ-3の供与量によってノンパンチスルー層４の形
成される過程を説明する。
ンテーションにおいて、１０ｋｅＶのエネルギと３×１
０12ｃｍ-3の供与量によってノンパンチスルー層４の形
成される過程を説明する。
【００３８】この場合インプラントされるドープ剤は迅
速な温度ステップ（ＲＴＡ）において活性化される。
速な温度ステップ（ＲＴＡ）において活性化される。
【００３９】半導体基板１の表面の洗浄の後では、ドー
ピングされないエピタキシャル層５が１００ｎｍの層厚
さでＣＶＤ反応装置において成長される（図５参照）。
ピングされないエピタキシャル層５が１００ｎｍの層厚
さでＣＶＤ反応装置において成長される（図５参照）。
【００４０】アイソレーショントレンチ６の形成に対し
ては、エピタキシャル層５内においてトレンチがエッチ
ングによって形成され、絶縁材料、例えば二酸化シリコ
ンによって充填される（図６参照）。このアイソレーシ
ョントレンチ６は、ｐ形ドーピングされたウエル２とｎ
形ドーピングされたウエル３の領域内まで達している。
これによりこのアイソレーショントレンチ６は、エピタ
キシャル層５とノンパンチスルー層４を貫通分離させて
いる。
ては、エピタキシャル層５内においてトレンチがエッチ
ングによって形成され、絶縁材料、例えば二酸化シリコ
ンによって充填される（図６参照）。このアイソレーシ
ョントレンチ６は、ｐ形ドーピングされたウエル２とｎ
形ドーピングされたウエル３の領域内まで達している。
これによりこのアイソレーショントレンチ６は、エピタ
キシャル層５とノンパンチスルー層４を貫通分離させて
いる。
【００４１】この構造体の表面には、ゲート誘電体１１
とポリシリコン層１４が被着される。ｐ形ドーピングさ
れたウエル２以外の領域がマスクによって覆われる、マ
スキングインプランテーションによって、ｐ形ドーピン
グされたウエル２の上方に、ｐ形ドーピングされた層９
が形成される。このインプランテーションは、ホウ素を
用いて２０ｋｅＶのエネルギと１０13ｃｍ-3の供与量に
よって行われる。それに続いてｎ形ドーピングされたウ
エル３以外の領域がマスクによって覆われる、マスキン
グインプランテーションによって、ｎ形ドーピングされ
たウエル３上方のエピタキシャル層５内に、ｎ形ドーピ
ングされた層１０が形成される。このインプランテーシ
ョンは、ヒ素を用いて１８０ｋｅＶのエネルギと１０13
ｃｍ-3の供与量によって行われる。
とポリシリコン層１４が被着される。ｐ形ドーピングさ
れたウエル２以外の領域がマスクによって覆われる、マ
スキングインプランテーションによって、ｐ形ドーピン
グされたウエル２の上方に、ｐ形ドーピングされた層９
が形成される。このインプランテーションは、ホウ素を
用いて２０ｋｅＶのエネルギと１０13ｃｍ-3の供与量に
よって行われる。それに続いてｎ形ドーピングされたウ
エル３以外の領域がマスクによって覆われる、マスキン
グインプランテーションによって、ｎ形ドーピングされ
たウエル３上方のエピタキシャル層５内に、ｎ形ドーピ
ングされた層１０が形成される。このインプランテーシ
ョンは、ヒ素を用いて１８０ｋｅＶのエネルギと１０13
ｃｍ-3の供与量によって行われる。
【００４２】ポリシリコン層１４とゲート誘電体１１の
構造化と、ｎ形ドーピングされたソース/ドレイン領域
７とｐ形ドーピングされたソース/ドレイン領域８の製
造のためのマスキングされたインプランテーションによ
って、第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタが完成される。ソース/ドレインインプランテー
ションの場合、ゲート電極１２はｎ+ドーピングされ、
ゲート電極１３はｐ+ドーピングされる。
構造化と、ｎ形ドーピングされたソース/ドレイン領域
７とｐ形ドーピングされたソース/ドレイン領域８の製
造のためのマスキングされたインプランテーションによ
って、第１のＭＯＳトランジスタと第２のＭＯＳトラン
ジスタが完成される。ソース/ドレインインプランテー
ションの場合、ゲート電極１２はｎ+ドーピングされ、
ゲート電極１３はｐ+ドーピングされる。
【図１】第１のＭＯＳトランジスタとそれに対して相補
的な第２のＭＯＳトランジスタを備えた半導体基板の断
面図である。
的な第２のＭＯＳトランジスタを備えた半導体基板の断
面図である。
【図２】第１のＭＯＳトランジスタにおけるドーピング
プロフィルを表わした図である。
プロフィルを表わした図である。
【図３】第２のＭＯＳトランジスタにおけるドーピング
プロフィルを表わした図である。
プロフィルを表わした図である。
【図４】第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタの製造過程の製造ステップを示した図である。
ンジスタの製造過程の製造ステップを示した図である。
【図５】第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタの製造過程の製造ステップを示した図である。
ンジスタの製造過程の製造ステップを示した図である。
【図６】第１のＭＯＳトランジスタと第２のＭＯＳトラ
ンジスタの製造過程の製造ステップを示した図である。
ンジスタの製造過程の製造ステップを示した図である。
１ 半導体基板 ２ ｐ形ウエル ３ ｎ形ウエル ４ ノンパンチスルー層 ５ エピタキシャル層 ６ アイソレーショントレンチ ７ ｎ形ソース/ドレイン領域 ８ ｐ形ソース/ドレイン領域 １１ ゲート誘電体 １２ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルベルト シェーファー ドイツ連邦共和国 ヘーエンキルヒェン− ジーゲルツブルン レルヒェンシュトラー セ 33 (72)発明者 ローター リッシュ ドイツ連邦共和国 ノイビーベルク ティ ツィアンシュトラーセ 27
Claims (14)
- 【請求項１】 ＭＯＳトランジスタにおいて、 半導体基板内に、第１の導電形にドーピングされたウエ
ルが設けられており、 前記ドーピングされたウエルの表面に、エピタキシャル
層が配設されており、該エピタキシャル層は、１０17cm
-3よりも少ないドーピング濃度を有しており、 前記エピタキシャル層内に、第１の導電形とは逆の第２
の導電形にドーピングされたソース/ドレイン領域とチ
ャネル領域が配設されており、 前記ソース/ドレイン領域の深さは、前記エピタキシャ
ル層の厚さよりも少ないか同じであることを特徴とする
ＭＯＳトランジスタ。 - 【請求項２】 前記エピタキシャル層の厚さは、１００
ｎｍ〜２００ｎｍの間である、請求項１記載のＭＯＳト
ランジスタ。 - 【請求項３】 前記エピタキシャル層内のソース/ドレ
イン領域の間に、第１の導電形にドーピングされている
層が設けられており、この層の深さはソース/ドレイン
領域の深さよりも少なくかつその厚さはエピタキシャル
層の厚さよりも薄い、請求項１または２記載のＭＯＳト
ランジスタ。 - 【請求項４】 前記ドーピングされている層は、１０ｎ
ｍ〜５０ｎｍの間の深さで配設されており、かつ１０ｎ
ｍ〜５０ｎｍの間の厚さを有し、かつ５×１０17〜５×
１０18ｃｍ-3の間のドーピング濃度を有している、請求
項３記載のＭＯＳトランジスタ。 - 【請求項５】 前記エピタキシャル層内おいて前記ドー
ピングされている層の下方に、第１の導電形にドーピン
グされたさらなるドーピング層が配設されている、請求
項３または４記載のＭＯＳトランジスタ。 - 【請求項６】 前記さらなるドーピング層は、５０ｎｍ
〜２００ｎｍの間の深さで配設されており、かつ１０ｎ
ｍ〜５０ｎｍの間の厚さを有し、かつ１０17〜５×１０
18ｃｍ-3の間のドーピング濃度を有している、請求項５
記載のＭＯＳトランジスタ。 - 【請求項７】 ＭＯＳトランジスタの製造方法におい
て、 半導体基板内に、第１の導電形にドーピングされるウエ
ルを形成し、 前記ドーピングされたウエルの表面に、エピタキシャル
層を成長させ、該エピタキシャル層は、１０17cm-3より
も少ないドーピング濃度を有しており、 前記エピタキシャル層の表面にゲート誘電体を形成し、 前記ゲート誘電体の漂目にゲート電極を形成し、 前記エピタキシャル層内に、第１の導電形とは逆の第２
の導電形にドーピングされるソース/ドレイン領域を形
成し、該ソース/ドレイン領域の深さは、前記エピタキ
シャル層の厚さよりも少ないか同じであるようにするこ
とを特徴とする方法。 - 【請求項８】 前記エピタキシャル層内に、第１の導電
形にドーピングされる層を形成する、請求項７記載の方
法。 - 【請求項９】 前記ドーピングされる層は、エピタキシ
ャル層の成長の際に元の位置でドーピングされる平行成
長（insitu-dotierte Epitaxie）によって形成される、
請求項８記載の方法。 - 【請求項１０】 前記ドーピングされる層は、ゲート誘
電体を貫通するインプランテーションによって形成され
る、請求項８記載の方法。 - 【請求項１１】 前記最初にドーピングされる層の下方
に、第１の導電形にドーピングされるさらなるドーピン
グ層が形成される、請求項８から１０いずれか１項記載
の方法。 - 【請求項１２】 ２つの相補形ＭＯＳトランジスタを形
成し、 第１の導電形にドーピングされ第１のＭＯＳトランジス
タの収容のために定められる第１のドーピングウエル
と、第２の導電形にドーピングされ第２のＭＯＳトラン
ジスタの収容のために定められる第２のドーピングウエ
ルとを形成し、 前記第１のドーピングウエルと第２のドーピングウエル
の表面に前記２つの相補形ＭＯＳトランジスタのための
共通のエピタキシャル層を成長させ、該エピタキシャル
層は、１０17ｃｍ-3よりも少ないドーピング濃度を有し
ており、 前記エピタキシャル層の表面にゲート誘電体を形成し、 前記ゲート誘電体の表面に第１のゲート電極と第２のゲ
ート電極を形成し、 前記エピタキシャル層内に、第２の導電形にドーピング
される第１のソース/ドレイン領域と、第１の導電形に
ドーピングされる第２のソース/ドレイン領域を形成
し、それらの深さは、エピタキシャル層の厚さよりも薄
いか同じであるようにする、請求項７から１１いずれか
１項記載の方法。 - 【請求項１３】 前記エピタキシャル層内で、第１のウ
エルの上方に第１の導電形にドーピングされる第１のド
ーピング層が形成され、第２のウエル上方に、第２の導
電形にドーピングされる第２のドーピング層が形成され
る、請求項１２記載の方法。 - 【請求項１４】 前記第１のドーピング層と第２のドー
ピング層の下方に、さらなるドーピング層が形成され
る、請求項１３記載の方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028110A1 (fr) * | 2001-09-14 | 2003-04-03 | Matsushita Electric Industrial Co., Ltd. | Semi-conducteur |
| JP2013511163A (ja) * | 2009-11-17 | 2013-03-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2017046016A (ja) * | 2010-06-22 | 2017-03-02 | 三重富士通セミコンダクター株式会社 | 半導体チップ |
| JP2017055140A (ja) * | 2009-09-30 | 2017-03-16 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755052B1 (ko) * | 2001-06-29 | 2007-09-06 | 주식회사 하이닉스반도체 | 반도체 소자의 분리 웰 형성 방법 |
| JP4664631B2 (ja) * | 2004-08-05 | 2011-04-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US8735990B2 (en) * | 2007-02-28 | 2014-05-27 | International Business Machines Corporation | Radiation hardened FinFET |
| US20110079861A1 (en) * | 2009-09-30 | 2011-04-07 | Lucian Shifren | Advanced Transistors with Threshold Voltage Set Dopant Structures |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8569128B2 (en) | 2010-06-21 | 2013-10-29 | Suvolta, Inc. | Semiconductor structure and method of fabrication thereof with mixed metal types |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| US8377783B2 (en) | 2010-09-30 | 2013-02-19 | Suvolta, Inc. | Method for reducing punch-through in a transistor device |
| US8404551B2 (en) | 2010-12-03 | 2013-03-26 | Suvolta, Inc. | Source/drain extension control for advanced transistors |
| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
| JP5772068B2 (ja) | 2011-03-04 | 2015-09-02 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8400219B2 (en) | 2011-03-24 | 2013-03-19 | Suvolta, Inc. | Analog circuits having improved transistors, and methods therefor |
| US8748270B1 (en) | 2011-03-30 | 2014-06-10 | Suvolta, Inc. | Process for manufacturing an improved analog transistor |
| US8999861B1 (en) | 2011-05-11 | 2015-04-07 | Suvolta, Inc. | Semiconductor structure with substitutional boron and method for fabrication thereof |
| US8796048B1 (en) | 2011-05-11 | 2014-08-05 | Suvolta, Inc. | Monitoring and measurement of thin film layers |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
| US8748986B1 (en) | 2011-08-05 | 2014-06-10 | Suvolta, Inc. | Electronic device with controlled threshold voltage |
| WO2013022753A2 (en) | 2011-08-05 | 2013-02-14 | Suvolta, Inc. | Semiconductor devices having fin structures and fabrication methods thereof |
| US8645878B1 (en) | 2011-08-23 | 2014-02-04 | Suvolta, Inc. | Porting a circuit design from a first semiconductor process to a second semiconductor process |
| US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
| US8713511B1 (en) | 2011-09-16 | 2014-04-29 | Suvolta, Inc. | Tools and methods for yield-aware semiconductor manufacturing process target generation |
| US9236466B1 (en) | 2011-10-07 | 2016-01-12 | Mie Fujitsu Semiconductor Limited | Analog circuits having improved insulated gate transistors, and methods therefor |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8819603B1 (en) | 2011-12-15 | 2014-08-26 | Suvolta, Inc. | Memory circuits and methods of making and designing the same |
| US8883600B1 (en) | 2011-12-22 | 2014-11-11 | Suvolta, Inc. | Transistor having reduced junction leakage and methods of forming thereof |
| US8599623B1 (en) | 2011-12-23 | 2013-12-03 | Suvolta, Inc. | Circuits and methods for measuring circuit elements in an integrated circuit device |
| US8970289B1 (en) | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US8877619B1 (en) | 2012-01-23 | 2014-11-04 | Suvolta, Inc. | Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom |
| US9093550B1 (en) | 2012-01-31 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same |
| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8637955B1 (en) | 2012-08-31 | 2014-01-28 | Suvolta, Inc. | Semiconductor structure with reduced junction leakage and method of fabrication thereof |
| US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
| US9041126B2 (en) | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
| CN104854698A (zh) | 2012-10-31 | 2015-08-19 | 三重富士通半导体有限责任公司 | 具有低变化晶体管外围电路的dram型器件以及相关方法 |
| US8816754B1 (en) | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
| US9093997B1 (en) | 2012-11-15 | 2015-07-28 | Mie Fujitsu Semiconductor Limited | Slew based process and bias monitors and related methods |
| US9070477B1 (en) | 2012-12-12 | 2015-06-30 | Mie Fujitsu Semiconductor Limited | Bit interleaved low voltage static random access memory (SRAM) and related methods |
| US9112484B1 (en) | 2012-12-20 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit process and bias monitors and related methods |
| US9268885B1 (en) | 2013-02-28 | 2016-02-23 | Mie Fujitsu Semiconductor Limited | Integrated circuit device methods and models with predicted device metric variations |
| US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
| US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9112495B1 (en) | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
| US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US8976575B1 (en) | 2013-08-29 | 2015-03-10 | Suvolta, Inc. | SRAM performance monitor |
| US9543410B2 (en) * | 2014-02-14 | 2017-01-10 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
| US9319013B2 (en) | 2014-08-19 | 2016-04-19 | Mie Fujitsu Semiconductor Limited | Operational amplifier input offset correction with transistor threshold voltage adjustment |
| CN116344590B (zh) * | 2023-05-23 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体器件及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179160A (ja) * | 1990-11-09 | 1992-06-25 | Hitachi Ltd | 半導体装置 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312423A (ja) * | 1994-05-17 | 1995-11-28 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| US5773863A (en) * | 1994-08-18 | 1998-06-30 | Sun Microsystems, Inc. | Low power, high performance junction transistor |
| US5804497A (en) * | 1996-08-07 | 1998-09-08 | Advanced Micro Devices, Inc. | Selectively doped channel region for increased IDsat and method for making same |
| US6137148A (en) * | 1998-06-26 | 2000-10-24 | Elmos Semiconductor Ag | NMOS transistor |
-
1999
- 1999-08-25 DE DE19940362A patent/DE19940362A1/de not_active Withdrawn
-
2000
- 2000-08-24 JP JP2000254167A patent/JP4723061B2/ja not_active Expired - Lifetime
- 2000-08-25 KR KR1020000049506A patent/KR100645627B1/ko active IP Right Grant
- 2000-08-25 US US09/645,762 patent/US6600200B1/en not_active Expired - Lifetime
- 2000-09-04 TW TW092220617U patent/TW585347U/zh not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179160A (ja) * | 1990-11-09 | 1992-06-25 | Hitachi Ltd | 半導体装置 |
| JPH05183159A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995397B2 (en) | 2001-09-14 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| WO2003028110A1 (fr) * | 2001-09-14 | 2003-04-03 | Matsushita Electric Industrial Co., Ltd. | Semi-conducteur |
| US11062950B2 (en) | 2009-09-30 | 2021-07-13 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| US8975128B2 (en) | 2009-09-30 | 2015-03-10 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US11887895B2 (en) | 2009-09-30 | 2024-01-30 | United Semiconductor Japan Co., Ltd. | Electronic devices and systems, and methods for making and using the same |
| JP2017055140A (ja) * | 2009-09-30 | 2017-03-16 | 三重富士通セミコンダクター株式会社 | 電界効果トランジスタ及びその製造方法 |
| US10074568B2 (en) | 2009-09-30 | 2018-09-11 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using same |
| US10217668B2 (en) | 2009-09-30 | 2019-02-26 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10224244B2 (en) | 2009-09-30 | 2019-03-05 | Mie Fujitsu Semiconductor Limited | Electronic devices and systems, and methods for making and using the same |
| US10325986B2 (en) | 2009-09-30 | 2019-06-18 | Mie Fujitsu Semiconductor Limited | Advanced transistors with punch through suppression |
| JP2013511163A (ja) * | 2009-11-17 | 2013-03-28 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2015195403A (ja) * | 2009-11-17 | 2015-11-05 | スボルタ，インコーポレーテッド | 電界効果トランジスタ及びその製造方法 |
| JP2013520798A (ja) * | 2010-02-18 | 2013-06-06 | スボルタ，インコーポレーテッド | 電子デバイス及びシステム、並びにその製造方法及び使用方法 |
| JP2017046016A (ja) * | 2010-06-22 | 2017-03-02 | 三重富士通セミコンダクター株式会社 | 半導体チップ |
Also Published As
| Publication number | Publication date |
|---|---|
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