KR100645627B1 - Ｍｏｓ-트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
반도체 기판내에 제 1 도전형으로 도핑된 웰이 제공된다. 상기 도핑된 웰의 표면에는 1017cm-3 미만의 도펀트 농도를 갖는 에피택셜층이 배치된다. 상기 에피택셜층내에는 제 1 도전형에 반대되는 제 2 도전형으로 도핑된 소스/드레인 영역 및 채널 영역이 배치되며, 상기 채널의 깊이는 에피택셜층의 두께보다 얕거나 같다.
Description
도 1은 제 1 MOS-트랜지스터 및 이를 보완하는 제 2 MOS-트랜지스터를 포함하는 반도체 기판의 단면도;
도 2는 제 1 MOS-트랜지스터내 도펀트 프로파일;
도 3은 제 2 MOS-트랜지스터내 도펀트 프로파일;
도 4 내지 도 6은 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터의 제조 단계를 나타낸다.
도면의 주요 부호 설명
1 : 반도체 기판 7 : p형 도핑된 소스/드레인 영역
2 : p형 도핑 웰 8 : n형 도핑된 소스/드레인 영역
3 : n형 도핑 웰 9 : p형 도핑 층
4 : 펀치스루 방지 층 10 : n형 도핑 층
5 : 에피택셜층 11 : 게이트 유전체
6 : 절연 트렌치(6) 12, 13 : 게이트 전극
14 : 폴리실리콘 층
쇼트 채널-MOS-트랜지스터의 개발에 있어서 VT-롤오프, 드레인-유도-장벽-강하(Drain-Induced-Barrier-Lowering)와 같은 쇼트 채널 효과 또는 펀치스루 효과를 억제하고 동시에 게이트 유전체 두께가 채널 길이와 함께 감소하는 트랜지스터의 충분히 높은 차단 전압을 보증하기 위해 조치가 취해져야 한다.
종래 반도체 기판의 쇼트 채널 트랜지스터에서 직류 매개 변수, 특히 채널 영역내 전하 캐리어 운동성을 개선시키기 위해, 채널 영역내 수직 전계의 비율을 감소시키는 것이 제안되었다(예를 들어 Skotnicki, Proc. ESSDERC 1996, 505-514 페이지; T. Ohguro 외, IEDM Tech. Digest 1993, 433-436 페이지; L. Risch 외, Proc. ESSDERC 1996, 321-324쪽 참조). 채널 영역내 수직 유효 전계는 전하 캐리어 이동도에 매우 큰 영향을 미친다. 수직 전계를 감소시키기 위해서는 채널 영역내 도펀트 농도가 감소되어야 한다. 그러나 이는 횡형 드레인 전계의 영향을 다시 증가시키고 바람직하지 않은 쇼트 채널 효과를 일으킨다.
약 1018 cm-3의 도펀트 농도를 갖는, 비교적 높게 도핑된 반도체 기판의 MOS-트랜지스터를 구현하고, 채널 영역내에 20 ~ 50 nm의 도핑되지 않은 얇은 에피택셜층을 제공하는 것도 제안되었다. 이 경우 제조 과정에서 반도체 기판의 비교적 높은 도핑이 채널 영역 안으로 확산되지 않도록 주의해야 한다. 소스/드레인 영역은 높게 도핑된 기판 안에까지 돌출된다. 채널 영역내 도펀트 농도가 차단 전압에 미치는 영향이 게이트 유전체보다 훨씬 심하게 약화되기 때문에, 상기 제안의 경우 게이트 전극 재료로서의 폴리 실리콘에 의해 충분한 차단 전압에 도달할 수 없다. 따라서 예컨대 SiGe와 같은 새로운 게이트 재료의 사용이 요구된다.
상기 제안의 또 다른 단점은 구조의 추가 축소시 급격한 도펀트 농도의 변화가 충분히 분석되지 않기 때문에 트랜지스터가 접속된 상태에서 전류의 증가 정도가 점점 낮아진다는 것이다.
대안으로는 캐리어 로거(logger)상에 절연된 층 및 단결정 실리콘층을 갖는 SOI-기판에 쇼트 채널-MOS-트랜지스터를 구현하는 것이 제안되었다. 상기 트랜지스터의 활성 영역은 단결정 실리콘층 내에 구현된다. 그로 인해 기판에 대한 소스/드레인 영역의 커패시턴스가 감소된다. 이러한 대안은 SOI-기판의 가격이 비싸고, 상기 SOI-기판의 단결정 실리콘층내 결함 밀도가 높다는 단점이 있다.
본 발명의 목적은 개선된 CMOS-게이트 실행시간을 갖는, 개선된 출력 전류용 쇼트 채널 MOS-트랜지스터로서 구현될 수 있는 MOS-트랜지스터를 제공하는 것이다. 또한 이러한 MOS-트랜지스터를 제조하는 방법이 제공되어야 한다.
상기 목적은 본 발명에 따라 청구항 제 1항에 따른 MOS-트랜지스터 및 청구항 제 7항에 따른 그의 제조 방법에 의해 달성된다. 나머지 청구항에 본 발명의 실시예가 제시되어있다.
반도체 기판내에는 제 1 도전형으로 도핑된 웰이 배치된다. 상기 도핑된 웰의 표면에는 1017cm-3 미만의 도펀트 농도를 갖는 에피택셜층이 배치된다. 상기 에피택셜층 내에는 제 1 도전형에 반대되는 제 2 도전형으로 도핑된 소스/드레인 영역 및 채널 영역이 배치된다. 상기 소스/드레인 영역의 깊이는 에피택셜층의 두께보다 얕거나 같다. 이 때 상기 깊이로서 에피택셜층의 표면으로부터 에피택셜층의 표면에 수직으로 측정된 연장부가 표시된다.
MOS-트랜지스터에는 약하게 도핑된 에피택셜층 내에 소스/드레인 영역이 배치되기 때문에, 상기 소스/드레인 영역의 용량이 확실히 감소된다. 따라서 MOS-트랜지스터는 0 볼트의 제어 전압에서 개선된 게이트 실행 시간 및 개선된 출력 전류를 나타낸다. 기판이 대등한 방식으로 접속된 경우, 상기 MOS-트랜지스터는 속도와 관련하여 SOI-기판의 단결정 실리콘층 내에 구현되는 MOS-트랜지스터와 비교될 수 있다.
특히, 반도체 기판으로서 단결정 실리콘 웨이퍼가 적합하다.
130 nm의 짧은 채널 길이를 갖는 MOS-트랜지스터를 제조하기 위해서, 에피택셜층의 두께를 100 ~ 200 nm 사이로 선택하는 것이 바람직하다.
본 발명의 실시예에 따라 에피택셜층 내에서 소스/드레인 영역 사이에 제 1 도전형, 즉 도핑 웰과 동일한 도전형으로 도핑된 층이 배치되고, 상기 도핑 층의 깊이는 소스/드레인 영역의 깊이보다 얕고, 그 두께는 상기 에피택셜층의 두께보다 얇다. 상기 도핑 층이 제공됨으로써 MOS-트랜지스터의 차단 전압이 설정된다. 또한 이러한 방식으로 매우 얇은 게이트 유전체에서 충분히 높은 차단 전압이 달성될 수 있다.
에피택셜층의 반도체 재료에 대한 소스/드레인 영역의 경계면과 상기 에피택셜층의 표면 사이의 간격이 소스/드레인 영역의 깊이로서 상기 에피택셜층의 표면에 대해 수직으로 표시된다.
도핑 층은 10 ~ 50 nm의 깊이로 배치되는 것이 바람직하다. 바람직하게는 상기 도핑 층이 10 ~ 50 nm의 두께를 갖는다. 도펀트 농도는 5 x 1017 ~ 5 x 1018 cm-3 사이인 것이 바람직하며, 게이트 유전체의 두께는 2 ~ 4 nm 사이인 것이 바람직하다.
펀치스루 효과를 억제한다는 관점에서, 처음 언급한 도핑 층의 하부에 제 1 도전형으로 도핑된 추가 층이 배치되는 것이 바람직하다. 이 때 상기 추가 층은 에피택셜층뿐만 아니라 높게 도핑된 웰과 에피택셜층 사이의 경계면에도 배치될 수 있다.
상기 추가 층은 50 ~ 200 nm 사이의 깊이로 배치되고, 10 ~ 50 nm 사이의 두께를 갖는 것이 바람직하다. 상기 추가 도핑 층의 도펀트 농도는 1017 ~ 5 x 1018 cm-3 사이인 것이 바람직하다.
MOS-트랜지스터를 제조하기 위해 반도체 기판내에는 먼저 제 1 도전형으로 도핑된 웰이 형성된다. 상기 도핑 웰의 표면 위에는 에피택셜층이 바람직하게는 도핑되지 않은 채 성장된다. 통상 에피택시 반응기내에 존재하는 불순물에 의해 성장된 에피택셜층이 실제로 약하게 도핑된다. 상기 에피택셜층은 1017cm-3 미만의 도펀트 농도를 갖는다.
상기 에피택셜층의 표면에는 게이트 유전체 및 게이트 전극이 형성된다. 에피택셜층 내에는 제 1 도전형에 반대되는 제 2 도전형으로 도핑된 소스/드레인 영역이 형성되며, 상기 영역의 깊이는 에피택셜층의 두께보다 얕다. 전문 영역에서 종종 델타-도핑 층으로 명명되는, 엄격히 제한적으로 도핑된 층을 얻기 위해서 도핑 층이 에피택셜층의 성장시 인 시튜 도핑된 에피택시에 의해 바람직한 깊이에서 형성되는 것이 바람직하다.
대안으로 도핑 층이 게이트 유전체의 주입을 통해 형성된다. 이는 통상 열적 산화가 실시되는, 게이트 유전체의 형성 단계에서 도핑 층의 프로파일이 오염되지 않는다는 장점을 갖는다.
본 발명과 관련하여 처음 언급된 도핑 층의 하부에 추가 도핑 층이 형성된다. 상기 층은 바람직하게는 도핑 웰이 제조된 후, 도핑되지 않은 에피택셜층의 성장 이전에 주입에 의해 형성된다.
상보형 MOS-트랜지스터를 제조하기 위해 먼저 제 1 도전형으로 도핑되어, 제 1 MOS-트랜지스터를 수용하기 위한 제 1 도핑 웰, 및 제 2 도전형으로 도핑되어, 제 2 상보형 MOS-트랜지스터를 수용하기 위한 제 2 도핑 웰이 형성된다. 상기 제 1 도핑 웰 및 제 2 도핑 웰의 표면 위에 상기 2 개의 상보형 MOS-트랜지스터를 위한 공통 에피택셜층이 성장되고, 상기 에피택셜층은 1017cm-3 미만의 도펀트 농도를 갖는다. 상기 에피택셜층의 표면에는 게이트 유전체가 형성된다. 낮은 표면 거칠기에 관해 최적화된, 에피택셜층과 게이트 유전체 사이의 경계층에 있어서, 상기 게이트 유전체가 에피택셜층의 성장 후 바로 제공되는 것이 바람직하다. 상기 게이트 유전체의 표면에는 제 1 게이트 전극 및 제 2 게이트 전극이 형성된다. 에피택셜층내에 제 2 도전형으로 도핑된 소스/드레인 영역 및 제 2 도전형으로 도핑된 소스/드레인 영역이 형성되고, 상기 영역의 깊이는 상기 에피택셜층의 두께보다 얕거나 같다.
상보형 트랜지스터의 차단 전압을 서로 독립적으로 설정하기 위해서, 제 1 웰의 상부에는 제 1 도전형으로 도핑된 제 1 도핑 층이, 및 제 2 웰의 상부에는 제 2 도전형으로 도핑된 제 2 도핑 층이 형성되는 것이 바람직하다.
펀치스루 효과를 억제하기 위해서, 제 1 도핑 층 및 제 2 도핑 층의 하부에 추가 도핑 층이 형성되는 것이 바람직하다. 추가 도핑 층의 도전형은 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터에서 펀치스루 효과가 나타날 것인지의 여부에 따라 조정된다.
하기에서 도면에 도시된 실시예에 따라 본 발명이 더 자세히 설명된다.
반도체 기판(1)내에는 p형 도핑된 웰(2) 및 n형 도핑된 웰(3)이 설치된다. 상기 반도체 기판(1)은 1015 ~ 1017 cm-3로 기본 도핑된 단결정 실리콘 웨이퍼이다. p형 도핑된 웰(2) 및 n형 도핑된 웰(3)의 상부 영역에는 예컨대 5 x 1017 cm-3의 도펀트 농도로 n형 도핑된 펀치스루 방지 층(4)이 배치된다(도 1 참조).
p형 도핑된 웰(2)내 도펀트 농도는 3 x 1017cm-3 붕소이며, n형 도핑된 웰(3)내 도펀트 농도는 2 x 1017cm-3 인이다.
상기 펀치스루 방지 층(4)의 상부에는 도핑되지 않은 에피택셜층(5)이 배치된다. 도핑되지 않은 에피택셜층(5)은 1017cm-3보다 낮은 도펀트 농도를 갖는다.
상기 에피택셜층(5)의 표면으로부터 반도체 기판(1)까지 이르는 절연 트렌치(6)가 n형 채널 영역을 갖는 제 1 MOS-트랜지스터 및 p형 채널 영역을 갖는 제 2 MOS-트랜지스터를 위한 활성 영역을 규정한다.
상기 에피택셜층(5)내에는 제 1 MOS-트랜지스터를 위한 n형 도핑된 소스/드레인 영역(7) 및 제 2 MOS-트랜지스터를 위한 p형 도핑된 소스/드레인 영역(8)이 제공된다. n형 도핑된 소스/드레인 영역(7) 및 p형 도핑된 소스/드레인 영역(8)은 각각 LDD-프로파일(Lightly doped drain) 및 HDD-프로파일(Highly doped drain)을 갖는다. 이 때 n형 도핑된 소스/드레인 영역(7)내 도펀트 농도는 LDD-프로파일의 경우 1018 ~ 1019cm-3 비소이고, HDD-프로파일의 경우 1020cm
-3 비소보다 높다. p형 도핑된 소스/드레인 영역(8)내 도펀트 농도는 LDD-프로파일의 경우 1018 ~ 1019cm-3
BF2이고, HDD-프로파일의 경우 1020cm-3 붕소보다 높다.
제 1 MOS-트랜지스터의 영역에서는 n형 도핑된 소스/드레인 영역(7) 사이에 1018cm-3 붕소의 도펀트 농도를 갖는 p형 도핑된 층(9)이 배치된다.
제 2 MOS-트랜지스터의 영역에서는 p형 도핑된 소스/드레인 영역(8) 사이에 1018cm-3 비소의 도펀트 농도를 갖는 n형 도핑된 층(10)이 배치된다. n형 도핑된 소스/드레인 영역(7)과 p형 도핑된 소스/드레인 영역(8) 사이에서 에피택셜층(5)의 표면에 층 두께가 2 ~ 4 nm인 질화 SiO2를 함유한 게이트 유전체(11)가 배치된다. 제 1 MOS-트랜지스터의 영역에서는 게이트 유전체(11)의 상부에 n+ 도핑된 폴리 실리콘 및 티탄 규화물을 함유한 게이트 전극(12)이 배치된다. 제 2 MOS-트랜지스터의 영역에서 게이트 유전체(11)의 표면에 p+ 도핑된 폴리 실리콘 및 티탄 규화물을 함유한 게이트 전극(13)이 배치된다.
p형 도핑된 층(9)은 게이트 유전체(11) 및 에피택셜층(5)의 경계면으로부터 10 ~ 50 nm의 간격을 두고 배치되며, 10 ~ 50 nm의 두께를 갖는다. n형 도핑된 층(10)은 게이트 유전체(11)와 에피택셜층(5) 사이의 경계면으로부터 10 ~ 50 nm의 간격을 두고 배치되며, 10 ~ 50 nm의 두께를 갖는다.
도 2에는 제 1 MOS-트랜지스터의 도펀트 농도 프로파일이, 도 3에는 제 2 MOS-트랜지스터의 도펀트 농도 프로파일이 도시되어있다. 이는 각각 깊이(T)의 함수, 즉 게이트 유전체(11)와 에피택셜층(5) 사이의 경계면의 수직 거리의 함수로서의 도펀트 농도(C)이다. 도핑되지 않은 에피택셜층(5) 및 반도체 기판(1)의 연장부가 그래프의 상부 가장자리에 이중 화살표로 도시되어있다. 도펀트 프로파일은 각각 해당 트랜지스터 영역의 도면 부호로 표시되어있다.
MOS-트랜지스터를 제조하기 위해 반도체 기판(1)내에 120 keV의 에너지를 가 진 1013cm-2의 붕소의 마스킹 주입에 의해 p형 도핑된 웰(2)이 형성된다. n형 도핑된 웰(3)은 250 keV의 에너지를 가진 1013cm-3의 인의 마스킹 주입에 의해 형성된다. p형 도핑된 웰(2)의 주입시, 상기 p형 도핑된 웰(2)의 외부 영역을 덮는 마스크가 사용된다. n형 도핑된 웰(3)의 주입시, 상기 n형 도핑된 웰(2)의 외부 영역을 덮는 마스크가 사용된다.
후속하여 10 keV의 에너지를 가진 3 x 1012cm-3의 비소 주입이 마스킹되지 않게 실시되고, 이 때 펀치스루 방지 층(4)이 형성된다.
이어서 주입된 도펀트가 빠른 템퍼링 단계(RTA)에서 활성화된다.
반도체 기판(1)의 표면이 세척된 후 100 nm의 층 두께를 갖는, 도핑되지 않은 에피택셜층(5)이 CVD-리액터내에서 성장된다(도 5 참조).
절연 트렌치(6)를 형성시키기 위해 상기 에피택셜층(5)내에 트렌치가 에칭되고, 예컨대 SiO2와 같은 절연 물질로 채워진다(도 6 참조). 절연 트렌치(6)는 p형 도핑된 웰(2) 및 n형 도핑된 웰(3)의 영역에까지 이른다. 따라서 상기 절연 트렌치(6)는 에피택셜층(5)과 펀치스루 방지 층(4)을 양단한다.
상기 구조의 표면 위에 게이트 유전체(11)와 폴리실리콘 층(14)이 적층된다. p형 도핑된 웰(2)의 외부영역을 덮는 마스킹 주입에 의해 상기 p형 도핑된 웰(2)의 상부에 p형 도핑된 층(9)이 형성된다. 상기 주입은 20 keV의 에너지를 갖는 1013cm-3의 붕소로 이루어진다. 후속하여 n형 도핑된 웰(3)이 마스크로 덮이는 마스 킹 주입 단계에 의해 에피택셜층(5)내 상기 n형 도핑된 웰(3)의 상부에 n형 도핑된 층(10)이 형성된다. 상기 주입은 180 keV의 에너지를 갖는 1013cm-3의 비소로 이루어진다.
폴리실리콘 층(14)과 게이트 유전체(11)의 구조화 및 n형 도핑된 소스/드레인 영역(7)과 p형 도핑된 소스/드레인 영역(8)의 형성을 위한 마스킹 주입을 통해 제 1 MOS-트랜지스터 및 제 2 MOS-트랜지스터가 제조된다. 소스-드레인-주입 단계에서 게이트 전극(12)이 n+ 도핑되고, 게이트 전극(13)이 p+ 도핑된다.
본 발명에 의해 개선된 CMOS-게이트 실행시간을 갖는, 개선된 출력 전류용 쇼트 채널 MOS-트랜지스터로서 구현될 수 있는 MOS-트랜지스터의 제공 및 S-트랜지스터를 제조하는 방법의 제공이 보증된다.
Claims (14)
- 반도체 기판(1);상기 반도체 기판 내에 제 1 도전형으로 도핑되고, 표면을 갖는 웰(2;3);1017cm-3 미만의 도펀트 농도 및 미리설정된 두께를 가지며, 상기 도핑된 웰(2;3)의 표면 상에 배치된 에피택셜층(5);상기 제 1 도전형에 반대인 제 2 도전형 타입으로 도핑되고, 상기 에피택셜층(5) 내에 배치되며, 상기 미리설정된 두께와 같거나 작은 깊이를 갖는 소스/드레인 영역들(7;8);상기 에피택셜층 내에 배치된 채널 영역(6);상기 제 1 도전형 타입으로 도핑되고, 상기 소스/드레인 영역들(7;8) 사이의 에피택셜층(5) 내에 배치되며, 상기 소스/드레인 영역들(7;8)의 깊이보다 얕은 깊이를 갖고 상기 에피택셜층(5)의 미리설정된 두께보다 얇은 두께를 갖는, 제 1 도핑층(9;10); 및상기 제 1 도전형 타입으로 도핑되고 상기 에피택셜층(5) 내에서 상기 제 1 도핑층 아래에 배치된, 제 2 도핑층을 포함하는 MOS 트랜지스터.
- 제 1항에 있어서,상기 에피택셜층(5)의 미리설정된 두께는 100 ~ 200 nm 사이인 것을 특징으로 하는 MOS 트랜지스터.
- 제 1항에 있어서,상기 제 1 도핑층(9;10)은 10 내지 50 nm 의 깊이로 배치되고 10 내지 50 nm 의 두께를 가지며 5 x 1017 내지 5 x 1018cm-3 의 도펀트 농도를 갖는 것을 특징으로 하는 MOS 트랜지스터.
- 제 1항에 있어서,상기 제 2 도핑층(4)은 50 내지 200 nm 의 깊이로 배치되고, 10 내지 50 nm 의 두께를 가지며 1017 내지 5 x 1018cm-3 사이의 도펀트 농도를 갖는 것을 특징으로 하는 MOS 트랜지스터.
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