KR20070053300A - 희생 스페이서를 사용하는 변형 채널 ｆｅｔ - Google Patents

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후아지에 첸
듀레세티 치담바라오
상현 오
싯다르타 판다
워너 에이 라우쉬
츠토무 사토
헨리 케이 우토모
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

게이트 스택(29), 게이트 스택(29)의 측벽 상에 배치된 한쌍의 제1 스페이서(32), 게이트 스택(29)의 반대쪽 측면 상에 배치되고 또 게이트 스택(29)으로부터 제1 거리만큼 떨어져 있는 한쌍의 반도체 합금 영역(39)을 포함하는 전계 효과 트랜지스터(FET)(10)가 제공된다. 이 FET(10)의 소스 및 드레인 영역(24)은 적어도 부분적으로 반도체 합금 영역(39)에 배치되어 있고, 한쌍의 제1 스페이서(32)의 대응하는 스페이서에 의해 게이트 스택(29)으로부터 제2 거리만큼 떨어져 있으며, 제2 거리는 제1 거리와 다를 수 있다. 이 FET(10)는 또한 제1 스페이서(32) 상에 배치된 제2 스페이서(34), 및 적어도 부분적으로 반도체 합금 영역(39) 위에 있는 실리사이드 영역(40)을 포함할 수 있으며, 이 실리사이드 영역(40)은 제1 및 제2 스페이서(32, 34)에 의해 게이트 스택(29)으로부터 떨어져 있다.

Description

희생 스페이서를 사용하는 변형 채널 ＦＥＴ{STRAINED CHANNEL FET USING SACRIFICIAL SPACER}
본 발명은 반도체 집적 회로의 제조에 관한 것으로서, 보다 구체적으로는 채널 영역에 인접하여 배치된 반도체 합금 물질에 의해 채널 영역에 응력이 가해지는 절연 게이트 전계 효과 트랜지스터(IGFET) 등의 변형 채널 전계 효과 트랜지스터(FET)를 제조하는 장치 및 방법에 관한 것이다.
이론적 및 경험적 연구 둘다에 의하면, 채널 영역에 응력을 생성하기 위해 충분한 크기의 응력이 트랜지스터의 채널 영역에 가해질 때, 트랜지스터에서의 캐리어 이동도가 크게 향상될 수 있음을 보여주었다. 응력은 단위 면적당 힘으로 정의된다. 응력은, 이 경우에, 동일한 방향으로, 즉 그의 길이의 방향으로 힘이 가해질 때, 항목의 원래의 차원, 예를 들어 원래의 길이에 대한 그의 차원의 변화, 예를 들어 그의 길이의 변화로서 정의되는 차원이 없는 양이다. 따라서, 응력은 신장 응력 또는 압축 응력일 수 있다. p-형 전계 효과 트랜지스터(PFET)에서, 그의 길이이 방향으로 채널 영역에 가해진 압축 응력, 즉 압축 종방향 응력(compressive longitudinal stress)은 PFET의 구동 전류를 증가시키는 것으로 알려진 변형을 생성한다.
공동 양도되고 동시 계류 중인 2003년 8월 4일자로 출원된 미국 특허 출원 제10/604,607호, 및 2003년 9월 10일자로 출원된 미국 특허 출원 제10/605,134호는 FET의 구동 전류를 증가시키기 위해 FET의 채널 영역에 응력을 가하는 방법에 대해 기술하고 있다. 이들 출원은 여기에 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 이들 출원에 기술되어 있는 바와 같이, FET의 채널 영역에 응력을 가하는 한가지 방법은 채널 영역에 인접하여 반도체 합금 물질의 얕은 영역을 형성하는 것이며, 이 반도체 합금 물질은 채널 영역에 존재하는 반도체 물질에 격자-부정합되어 있다. 따라서, 일례에서, 단결정 실리콘 게르마늄(SiGe)의 얕은 영역이 실리콘의 영역에 제공되어 있는 채널 영역의 반대쪽 측면 상에 형성된다. 또한, 인용된 출원에 기술되어 있는 바와 같이, SiGe 영역은 FET의 소스 및 드레인 영역을 정의하는 주입과 일치하는 기판의 영역에 배치되어 있다.
그렇지만, 변형 채널 트랜지스터 구조의 SiGe 영역이 소스 및 드레인 주입의 위치와 일치하는 것이 항상 바람직한 것은 아니다. 높은 구동 전류를 획득하는 데 필요한 응력을 가하기 위해 SiGe 영역이 채널 영역에 가깝게 배치될 필요는 있지만, 이들이 너무 가깝게 배치되면 트랜지스터의 문턱 전압이 원하는 값으로부터 벗어나게 하는 등의 문제를 야기할 수 있다.
게다가, FET의 소스 및 드레인 영역은 채널 영역의 길이(L)를 작게 함으로써 FET의 구동 전류(iD)를 증가시키기 위해 서로 가깝게 떨어져 있는 것이 바람직하다. 이것은 이하의 식으로부터 나온다.
iD = f(W/L)
여기서, iD는 트랜지스터의 구동 전류이고, W는 채널 영역의 폭이며, L은 채널 영역의 길이, 즉 기판의 소스 영역과 드레인 영역 사이의 간격이다. 그렇지만, 소스 영역과 드레인 영역이 서로 얼마나 가깝게 위치될 수 있느냐에 한계가 있다. 이들이 서로에 너무 가깝게 위치되면, 단채널 효과(short channel effect)가 일어나며, 이는 트랜지스터를 턴오프시키는 데 어려움을 야기할 수 있다. 트랜지스터가 완전히 턴오프될 수 없는 경우, 트랜지스터가 오프일 때 과도한 누설 전류가 생성되며, 이는 트랜지스터가 오프되어 있는 때에도 더 많은 전력이 소모되게 한다. 과도한 누설 전류는 또한 때때로 출력 신호 레벨이 바람직하지 않게 드리프트하게 만들 수 있다.
상기한 이유로, 반도체 합금 영역이 채널 영역으로부터 간격을 두고 떨어져 형성되고 이 간격이 소스 및 드레인 영역의 가장자리가 위치하는 장소로부터 독립적으로 선택되는 것인 FET의 구조 및 이를 형성하는 방법을 제공하는 것이 바람직하다.
도 1은 본 발명의 일 실시예에 따른 변형 채널 전계 효과 트랜지스터를 나타낸 단면도.
도 2 내지 도 11은 본 발명의 일 실시예에 따른, 도 1에 도시한 변형 채널 전계 효과 트랜지스터의 제조에서의 단계들을 나타낸 도면.
본 발명의 한 측면에 따르면, 기판의 단결정 반도체 영역 위에 있는 게이트 스택, 상기 게이트 스택의 측벽 상에 배치된 한쌍의 제1 스페이서, 본질적으로 게이트 스택의 반대쪽 측면 상에 배치되어 있는 단결정 반도체 합금으로 이루어져 있는 한쌍의 영역을 포함하는 전계 효과 트랜지스터("FET")가 제공된다. 반도체 합금 영역 각각은 게이트 스택으로부터 제1 거리만큼 떨어져 있다. FET의 소스 영역 및 드레인 영역은 반도체 합금 영역의 각자의 영역에 적어도 부분적으로 배치되어 있으며, 그에 따라 소스 영역 및 드레인 영역 각각은 한쌍의 제1 스페이서의 제1 스페이서에 의해 게이트 스택으로부터 제1 거리만큼 떨어져 있고, 이 제2 거리는 제1 거리와 다르다.
본 발명의 다른 측면에 따르면, 게이트 폴리컨덕터("PC")를 형성하기 위해 기판의 단결정 반도체 영역 위에 있는 게이트 다결정 반도체층을 패터닝하는 단계를 포함하는 전계 효과 트랜지스터("FET")를 제조하는 방법이 제공된다. 그 후에, PC의 측벽 위에 있는 희생 스페이서가 형성되고, 단결정 반도체 영역의 일부분이 희생 스페이서에 인접한 위치에서 리세스된다. 그 후에, 본질적으로 단결정 반도체 합금으로 이루어진 영역이 그 위치에 에피택셜 성장되며, 그에 따라 희생 스페이서가 단결정 반도체 합금 영역과 PC 간의 제1 간격을 적어도 부분적으로 결정한다. 이 희생 스페이서는 그 후에 제거되고, 이어서 FET가 완성된다.
본 발명의 일 실시예에 따른 변형 채널 전계 효과 트랜지스터(strained channel field effect transistor, FET)가 도 1에 단면도로 나타내어져 있다. FET(10)는 p-형 전도성의 채널 영역(22)을 갖는 PFET이거나 FET(10)는 n-형 전도성을 갖는 NFET이다. 채널 영역(22)은 FET의 게이트 도체(29) 아래에 배치되어 있다. FET(10)가 PFET인 경우, 반도체 합금 영역(39)은 채널 영역에 가깝게 위치하며, 채널 영역(22)에 압축 종방향 응력을 가한다. 양호하게는, 채널 영역(22)은 본질적으로 실리콘으로 이루어진 영역(14)에 배치되고, 반도체 합금 영역은 본질적으로 실리콘 게르마늄으로 이루어져 있다. 이후부터, 반도체 합금 영역(39)은 본 명세서에서 실리콘 게르마늄 영역(39)이라고 한다. 게이트 도체(29)에 대한 실리콘 게르마늄 영역(39)의 간격은, 실리콘 게르마늄 영역(39)이 채널 영역(22)에 바람직한 크기를 갖는 응력을 가하게 하기 위해, 양호하게는 10nm 이하이다. 상기한 바와 같이, 이러한 응력은 PFET의 구동 전류를 증가시키며, PEFT의 스위칭 속도를, 그의 채널 영역에 응력이 가해지지 않는 NFET의 스위칭 속도와 더 비슷하게 만들어준다. 그렇지만, PFET의 경우와는 달리, 압축 응력은 NFET의 구동 전류를 감소시킨다. 따라서, FET가 NFET이고 실리콘 게르마늄 영역(39)이 압축 종방향 응력을 가하는 타입인 경우, NFET의 구동 전류에 심각하게 영향을 주는 것을 방지하기 위해, 실리콘 게르마늄 영역(39)이 생략되어야만 하거나 PFET의 경우에서보다 채널 영역(22)으로부터 더 멀리 떨어져 위치해야만 한다. 변형 채널을 갖는 PFET 및 NFET를 하나의 기판 상에 동시에 제조하는 방법은 본 명세서에 인용된 출원에 기술되어 있다. 이하의 설명에서는, NFET를 형성하기 위한 필요한 수정이 인용된 출원에 기술되어 있는 바와 같은 것으로 가정하고, PFET(10)의 제조에 대해 설명한다.
도 1을 참조하면, 양호한 실시예에서, PFET(10)의 채널 영역(22)은 SOI(silicon-on-insulator) 층(14)을 기판의 벌크 영역(16)과 분리시키는 매립 산화물(BOX)층(18)을 갖는 기판(17)의 비교적 얇은 단결정 SOI층(14)에 배치되어 있다. 다른 대안으로서, 기판(17)은 벌크 기판일 수 있으며, 이 경우에 BOX층(18)은 생략되고, 이러한 PFET는 이러한 벌크 기판의 상부 표면에 가깝게 배치된 채널 영역을 갖는다. 전계 효과 트랜지스터(FET)가 SOI 기판에 형성될 때, FET가 벌크 기판에 형성되어 있을 때보다 종종 더 빠른 스위칭 동작이 달성되는데, 그 이유는 SOI 경우에 트랜지스터의 채널 영역(22)과 기판의 벌크 영역(16) 간의 접합 커패시턴스가 제거되기 때문이다.
본 명세서에서 더 기술하는 바와 같이, 단결정 영역(14) - 이 영역(14)은 본질적으로 실리콘 등의 제1 반도체로 이루어져 있음 - 내에 배치된 채널 영역(22)을 갖는 PFET(10) 등의 FET를 제조하는 방법이 제공된다. 제1 반도체가 실리콘인 경우, PFET(10)는 본질적으로 실리콘과 부정합되는 격자 상수를 갖는 실리콘 게르마늄 등의 제2 반도체 물질로 이루어진 반도체 합금 영역(39)을 포함한다. 다시 말하면, 반도체 합금 영역(39)은 본 명세서에서 실리콘 게르마늄 영역(39)이라고 한다. 일례에서, 실리콘 게르마늄(SixGey) 영역은 x 및 y가 각각 Si 및 Ge의 중량 퍼센트인 식으로 정의되며, 여기서 x+y는 100 퍼센트이다. x와 y 사이의 변동 범위는 꽤 클 수 있으며, y는 예시적으로 1%에서 99%까지 변하며, 이러한 경우 x는 그에 대응하는 99%에서 1%까지 변한다. 양호한 실시예에서, PFET(10)는 SOI층(14)에 배치된 채널 영역을 갖는다. 이러한 실시예에서, SOI층(14)은 본질적으로 Ge 함유량이 없는 본질적으로 단결정 실리콘으로 이루어지며, 실리콘 게르마늄 영역(39)은 결합된 합금의 중량으로 약 10% 내지 약 50% 범위에 있는 Ge 함유량을 갖는다.
그렇지만, 본 발명은 순수한 실리콘 결정에 배치된 채널 영역을 갖는 트랜지스터의 제조에 한정되지 않는다. 기판의 단결정 SOI 영역(14)은 제1 식 Six1Gey1에 따른 비율로 본질적으로 실리콘 게르마늄으로 이루어질 수 있으며, 여기서 x1 및 y1은 퍼센트이고 x1 + y1 = 100%이며, 제2 반도체의 영역(39)은 본질적으로 제2 식 Six2Gey2에 따른 다른 비율로 실리콘 게르마늄으로 이루어져 있으며, 여기서 x2 및 y2는 퍼센트이고, x2 + y2 = 100%이며, x1은 x2와 같지 않고 y1은 y2와 같지 않다. 본 발명의 양호한 실시예에 따른 방법에서, 제1 반도체와 격자-부정합되어 있는 제2 반도체는 PFET(10)의 채널 영역(22)에 인접하여 에피텍셜 성장에 의해 형성된다.
본 발명의 개시 내용이 조성 AlAInBGaCAsDPENF을 갖는 III-V 화합물 반도체(여기서, A, B, C, D, E, F는 반도체 결정에서의 각각의 원소 Al, In, Ga, As, P, N의 각자의 퍼센트를 나타내며, 이들 퍼센트의 총합은 100임) 등의 다른 유형의 반도체에서의 트랜지스터의 제조에도 적용된다는 것을 잘 알 것이다. 갈륨 비소(GaAs), 인화인듐(InP), 질화갈륨(GaN), 및 InGaAsP는 이러한 반도체의 통상적인 예이다. 다른 대안으로서, 본 발명의 개시 내용은 또한 II-VI 화합물 반도체 영역에서의 트랜지스터의 제조에도 적용된다.
도 1에 더 나타낸 바와 같이, PFET(10)의 채널 영역(22)은 게이트 도체(29) 아래에 배치되어 있으며, 이 게이트 도체(29)는 양호하게는 게이트 유전체(27)와 접촉하고 있는 진하게 도핑된 폴리실리콘의 하부층(26)을 갖는다. 게이트 유전체(27)는 양호하게는 단결정 반도체 영역(14) 상에 열적 성장된 이산화실리콘의 층으로 이루어져 있다. 다른 대안으로서, 게이트 유전체는 실리콘 질화물 등의 또는 높은 유전 상수, 즉 "하이-k(high-k)" 유전체 물질로 통상적으로 알려져 있는 물질 등의 임의의 적당한 얇은 유전체 물질일 수 있다. 일 실시예에서, 할로 영역(23) 및 확장 영역(25)은 채널 영역(22)의 근방에서 소스 및 드레인 영역(24)에 인접하여 배치되어 있다. 그렇지만, 어떤 실시예에서, 할로 영역(23) 및 확장 영역(25)은 제공되지 않으며, 할로 영역(23) 및 확장 영역(25)은 PFET(10)의 특정 설계 요건에 따라 제공되는 선택적인 특징이다.
게이트 도체(29)의 폴리실리콘 하부층(26)은 약 1017cm-3 내지 1021 cm-3의 농도, 예시적으로 대략 1019 cm-3의 농도까지 진하게 도핑된다. 양호하게는, PFET(10)의 폴리실리콘층(26)은, PFET가 동작 중에 턴온될 때 채널 영역(22)의 반전층의 p-형 전도성의 일함수와 일치시키기 위해, 붕소 등의 p-형 도펀트를 포함한다. 게이트 도체(29)는 양호하게는 또한 폴리실리콘 부분(26) 상에 배치된 저저항 부분(28)을 포함한다. 저저항 부분(28)은 폴리실리콘 부분(26)보다 훨씬 더 낮은 저항을 가지며, 양호하게는 금속, 금속의 실리사이드, 또는 둘다를 포함한다. 양호한 실시예에서, 저저항 부분(28)은, 코발트, 몰리브덴, 니켈의 모노실리사이드, 니오븀, 팔라듐, 백금, 탄탈륨, 티타늄, 텅스텐, 및 바나듐(이에 한정되는 것은 아님)을 비롯한 임의의 적당한 금속의 실리사이드인, 자기 정렬된 프로세스에 의해 형성된 실리사이드("살리사이드(salicide)")를 포함한다. 보다 양호하게는, 실리사이드는 코발트 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 및/또는 니켈 모노실리사이드를 포함한다.
다른 대안으로서, 게이트 도체는 게이트 유전체(27)과 접촉하고 있는 폴리실리콘층(26) 대신에 금속층(도시 생략)을 포함할 수 있으며, 이는 또한 그 위에 있는 저저항층도 역시 대신할 수 있고, 이 금속층은 양호하게는 트랜지스터의 소스 및 드레인 영역의 고온 처리가 완료된 후에 대체 게이트(replacement gate)로서 형성된다.
PFET(10)의 소스 및 드레인 영역(24)은 적어도 부분적으로 실리콘 게르마늄 영역(39)에 배치되며, 소스 및 드레인 영역(24) 각각은 게이트 도체(29)의 측벽 상에 배치된 제1 유전체 스페이서(32) 및 산화물 영역(31)에 의해 PFET(10)의 게이트 도체(29)로부터 측방으로 떨어져 있다. 이와 같이, 소스 및 드레인 영역은 바람직하게도 채널 영역(22)에 가까운 간격으로 배치되어 있으며, 이 간격은 대략 5 nm 내지 15 nm이며, 일 실시예에서는 10 nm이고, 이러한 간격은 바람직하게는 채널 영역(22)으로부터의 실리콘 게르마늄 영역의 간격과 일치한다. 게이트 도체로부터의 소스 및 드레인 영역의 간격은 게이트 도체로부터의 실리콘 게르마늄 합금 영역의 간격과 다를 수 있다.
산화물 영역(31)은, 예시적으로, 원래 산화물 영역(31) 사이의 공간을 채우는 폴리실리콘 물질의 산화에 의해 형성된 얇은 열적 산화물이다. 도 1에 나타낸 실시예에서, 게이트 도체(29)의 각각의 측면 상의 저저항층(40)은 제1 유전체 스페이서(34)에 의해 소스 및 드레인 영역(24)으로부터 떨어져 있다. 저저항층은 양호하게는 실리콘 게르마늄의 층(39) 상에 증착된 금속으로부터 자기-정렬된 방식으로 형성되고 그 후에 실리사이드를 형성하기 위해 실리콘 게르마늄과 반응한 실리사이드, 즉 "살리사이드"이다. 이 실리사이드는 코발트, 몰리브덴, 니켈의 모노실리사이드, 니오븀, 팔라듐, 백금, 탄탈륨, 티타늄, 텅스텐, 및 바나듐(이에 한정되는 것은 아님)을 비롯한 임의의 적당한 금속의 화합물일 수 있다. 보다 양호하게는, 이 실리사이드는 코발트 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 및/또는 니켈 모노실리사이드를 포함한다.
도 2 내지 도 11은 본 발명의 양호한 실시예에 따른 절연 게이트 변형 채널 전계 효과 트랜지스터(FET)의 제조에서의 단계들을 나타낸 단면도이다. 본 명세서에서 참조되는 모든 도면에서와 같이, 도 2에 나타낸 특징들도 축척대로 도시되어 있지 않다. 도 2는 SOI(silicon-on-insulator) 기판이 제공되는 초기 제조 단계를 나타낸 것으로서, 이로부터 FET가 제조된다. 도 2에 나타낸 바와 같이, SOI 기판(17)은 비교적 얇은 SOI 층(14) 및 매립 산화물(BOX)층(18)에 의해 SOI층(14)과 분리되어 있는 벌크 영역(16)을 포함한다.
도 3은 계층화된 스택이 SOI 기판(17) 상에 형성되어 있는 제조 단계를 나타낸 것이다. 이 계층화된 스택은, SOI 층(14)으로부터 위쪽으로 순서대로 열거하면, 게이트 유전체(27), 폴리실리콘층(26), 및 폴리실리콘층(26) 위에 있는 산화물(42), 질화물(44) 및 산화물(46)층을 이 순서로 포함한다. 게이트 유전체(27)는 상기한 것 등의 물질을 포함하며, SOI층(14)의 열적 산화 또는 열적 질화 등에 의해 형성된다. 다른 대안으로서, 게이트 유전체(27)는 증착, 특히 저압 화학적 기상 증착(LPCVD)에 의해 형성된다. 몇가지 공지된 부류의 높은 유전 상수 물질(또한 "하이-k" 유전체 물질이라고 함) 중 임의의 것으로부터 선택된 것 등의 또다른 유형의 유전체는 이산화실리콘 또는 실리콘 질화물 대신에 증착에 의해 형성될 수 있다.
특히 도 3에 나타낸 바와 같이, 산화물층(46)은 산화물층(46) 아래에 있는 층들을 패터닝하기 위한 패터닝된 하드마스크층으로서 기능한다. 이러한 하드마스크층은 양호하게는 테트라에틸오쏘실리케이트(tetraethylorthosilicate)(TEOS) 프리커서 또는 다른 대안으로서 보로포스포실리케이트 유리(borophosphosilicate galss)(BPSG) 또는 비도핑된 실리케이트 유리(undoped silicate glass)(USG)로부터 증착된 층으로서 제공된다. 폴리실리콘층(26)은 양호하게는 이 제조 단계에서 비도핑되거나 약하게 도핑되고 나중의 제조 단계에서 이온 주입 등을 통해 양호한 진한 도핑 농도로 도핑된다.
도 4는, 게이트 스택이 계층화된 스택으로부터 패터닝된 후에, 후속하는 제조 단계를 나타낸 것이다. 도 4에 나타낸 바와 같이, 게이트 폴리실리콘층(26), 게이트 캡 산화물(42), 및 게이트 캡 질화물(44)은 이제 게이트 유전체(27) 상에 패터닝된 게이트 스택으로서 남아 있으며, 이 유전체(27)는 차례로 기판(17) 위에 있게 된다. 게다가, 게이트 폴리실리콘층(26)의 측벽은 패터닝에 의해 노출되며, 그 후에 산화물 영역(31)을 형성하기 위해 열적 산화 등에 의해 산화된다.
그 후에, 도 5에 나타낸 바와 같이, 한쌍의 희생 스페이서(50)가 폴리실리콘층(26)의 측벽 위에 있는 산화물 영역(31) 상에 형성된다. 스페이서(50)는 양호하게는 이산화실리콘에 대해 양호한 에칭 선택성을 갖는 유전체 물질, 예를 들어 실리콘 질화물로 형성된다.
그 후에, 도 6에 나타낸 바와 같이, 하부 엣지(60)의 깊이 및 그 후에 형성되는 실리콘 게르마늄 영역의 측방 치수(62)를 정의하는 데 도움을 주기 위해, SOI층(14)의 영역(65)에 대해 수직 방향의 이온 주입(58)이 수행된다. 이 이온 주입은 영역(65) 내의 주입된 단결정 실리콘 물질을, 그 안의 물질이 SOI층(14)의 다른 영역에 대해 우선적으로 에칭될 수 있도록, 변경하는 기능을 갖는다. 이러한 이온 주입은, 그 안에 있는 단결정 실리콘 물질을 "사전-비정질화(pre-amorphize)"하기 위해, 도스량 하에서 충분한 에너지로, 예를 들어, 게르마늄(Ge) 이온의 주입에 의해 수행된다. 오늘날 일반적으로 사용되는 SOI 기판에서의 SOI층(14)은 얇으며, 예를 들어 100nm 미만이며, 보다 통상적으로는 약 40 nm 내지 70 nm의 두께를 갖는다. 양호하게는, 이온 주입은, 나중에 형성된 실리콘 게르마늄 영역이 그 영역(65)에서의 SOI층(14)을 실질적으로 대신하도록, BOX층(18)의 상부 표면(64)에 가까운 깊이(60)까지 확장한다. 바람직하게는, SOI층(14)의 상부 표면으로부터의 이온 주입의 깊이(60)(게이트 유전체(27)에 의해 정의됨)는 BOX층(18)의 상부 표면(64)의 깊이의 80% 이상이다. 일 실시예에서, SOI층(14)이 약 40nm의 두께를 갖는 경우, 영역(65)은 바람직하게는 30 nm 이상의 깊이까지 주입된다. SOI층(14)과 동일 또는 유사한 두께의 단결정 SiGe 영역이 인접한 실리콘 영역에 압축 응력을 가한다. 깊이(60)에서 SiGe 영역에 의해 가해진 이러한 응력은, 보다 넓은 면적의 실리콘에 걸친 응력의 분포로 인해, SiGe 영역이 SOI층(14)보다 훨씬 더 얇은 경우에 달성될 수 있는 것보다 더 높다.
도 7을 참조하면, SOI층(14)의 단결정 실리콘 물질에 대해 선택적으로 SOI층(14)의 주입된 영역을 우선적으로 에칭하는 프로세스가 수행된다. 이 프로세스의 결과, 사전-비정질화된 영역(65)(도 6)과 일반적으로 일치하는 깊이(60) 및 측방 치수(62)를 갖는 개방된 영역(66)을 생성한다. 이러한 에칭 프로세스는, 층(14)의 사전-비정질화되지 않은 또는 이 둘의 조합인 단결정 실리콘 물질에 대해 선택성있는 등방성 에칭인, 반응성 이온 에칭(reactive ion etch)(RIE) 프로세스에 의해 수행된다. 예를 들어, 일 실시예에서, RIE 프로세스가 수행되고, 뒤이어서 "세정" 목적으로, 예를 들어 RIE 프로세스 이후에 남아 있는 층(14)의 손상된 영역을 제거하기 위해 등방성 에칭이 있게 된다. 세정을 위한 이러한 에칭은, 노출된 표면(68)이 먼저 열적 산화 등에 의해 산화되고, 그 후에 이 산화물이 등방성 에칭 등에 의해 제거되는, 2-단계 프로세스의 일부일 수 있다. 다른 실시예에서, RIE 프로세스가 수행되고, 뒤이어서 실리콘의 나머지 층(14)의 단기간 등방성 에칭이 있게 되며, 그 결과 사전-비정질화된 영역과 일반적으로 일치하는 개방된 영역(66)에 얻어진다(도 6). 다른 실시예에서, 등방성 에칭은 스페이서(50)의 일부분 아래에 있는 반도체 물질을 언더컷(undercut)하기 위해 조건들 하에서 수행될 수 있다. 또한 도 1을 참조하면, 이러한 에칭에 의해 각각의 스페이서(50)가 언더컷되는 측방 거리는 FET(10)의 채널 영역(22)에 대한 SiGe 영역(39)의 근접성을 제어하는 데 이용가능한 추가의 파라미터이다.
그 후에, 도 8에 나타낸 바와 같이, 실리콘 게르마늄 영역(39)을 형성하기 위해, 단결정 실리콘 게르마늄(SiGe)의 층이 단결정 실리콘의 상부 표면(68) 상부에 선택적이고 에피택셜적으로 성장된다. 이 선택적 성장 프로세스 동안에, SiGe 물질이 스페이서(50), 산화물 캡(42) 및 질화물 캡(44)에 의해 덮여 있는 영역에서는 성장 또는 증착되지 않는다. SOI층(14)이 얼마간의 게르마늄(Ge) 함유량을 갖는 SiGe를 포함하는 실시예에서, 이 때에 성장된 SiGe 영역(39)은 SOI층(14)보다 실질적으로 더 높은 퍼센트의 게르마늄을 갖는다. 영역(39)의 퍼센트 게르마늄 함유량은, 게이트 폴리실리콘(26)의 엣지에 대한 영역(39)의 근접성, 영역(39)의 두께, 및, 있는 경우, SOI층(14)의 Ge 함유량에 따라, FET의 채널 영역에 가해지는 응력에 영향을 주는 파라미터로서 선택된다.
이 때, 희생 스페이서(50)는 게이트 폴리실리콘(26)으로부터 SiGe 영역(39)을 떨어뜨리는 그의 기능을 다하며, 이어서 그 구조로부터 제거된다. 이 스페이서(50)은 산화물에 대해 또한 실리콘 및 SiGe에 대해 선택성있는 스페이서(50)의 실리콘 질화물 물질의 등방성 에칭 등에 의해 제거된다. 스페이서(50)의 제거의 결과 또한 질화물 캡(44)이 제거되고, 도 9에 나타낸 바와 같이 게이트 폴리실리콘층(26) 상의 정위치에 산화물 캡(42) 및 측벽 산화물 영역(31)을 남겨둔다.
도 10을 참조하면, 희생 스페이서가 제거된 상태에서, 채널 영역(22)에 인접하여 할로 영역(23) 및 확장 영역(25)을 정의하기 위해 게이트 폴리실리콘(26) 및 산화물 영역(31)을 마스크로 사용하여 주입이 수행된다. 이 프로세스의 결과, 도 10에 나타낸 바와 같이, SiGe 영역(39)이 깊이(70)까지 주입된다. 실리콘 게르마늄 영역의 형성 이후에 할로 영역 및 확장 영역을 형성하는 것은 다음과 같이 유익하다. 실리콘 게르마늄 영역은 공간적으로 균일한 도펀트 농도를 갖는 단결정 반도체, 예를 들어 단결정 실리콘 상에 가장 잘 형성된다. 수직으로 불균일한 도펀트 프로파일은, 할로 영역 및 확장 영역이 주입될 때, 얻어진다. 불균일한 도펀트 프로파일을 갖는 표면 상에 실리콘 게르마늄의 에피택셜 성장은 바람직하지 않은데, 그 이유는 불균일한 도펀트 프로파일이 실리콘 게르마늄과 실리콘 격자가 만나는 위치에서의 결정 격자에 결함을 야기할 수 있기 때문이다. 이러한 결함은 실리콘 게르마늄 영역에 의해 트랜지스터 채널 영역에 가해지게 되는 응력의 특성을 열화시킬 수 있다. 이들 문제는 본 발명의 이 실시예에 따라, 희생 스페이서를 사용하는 것, 이 스페이서를 제거하는 것, 및 그 후에 할로 주입 및 확장 주입을 수행하는 것을 통해, 실리콘 영역의 측벽(30)을 비롯하여 실리콘 게르마늄 영역을 표면 상에 성장시킴으로써 회피될 수 있다.
그 후에, 도 11을 참조하면, 새로운 한쌍의 스페이서(32)가 측벽 산화물 영역(31) 상의 구조의 측벽 상에 형성된다. 일 실시예에서, 새로운 스페이서(32)는, 이 스페이서가 산화물 캡(42)의 산화물 물질과 이 구조의 실리콘 및 SiGe 물질에 선택성있는 RIE에 의해 형성될 수 있도록 하기 위해, 실리콘 질화물로 형성된다. 그렇지만, 이산화실리콘 및 다른 실리콘 산화물, 실리콘 및 SiGe에 대해 선택적으로 에칭될 수 있는 임의의 유전체 물질, 예를 들어, 다른 비전도성 질화물이 스페이서(32)를 형성하는 데 이용될 수 있다. 게이트 폴리실리콘(26), 산화물 영역(31) 및 스페이서(32)를 마스크로 사용하여, FET의 소스 및 드레인 영역(24)을 정의하기 위해 추가의 주입(72)이 수행된다. 이 주입도 역시 SiGe 영역(39)을, 할로 주입 및/또는 확장 주입이 수행되었던 깊이(70)(도 10)와 동일하거나 그와 다를 수 있는 깊이(74)까지 주입하는 효과를 갖는다. 일 실시예에서, 소스 및 드레인 영역 주입(72)은 할로 영역 및 확장 영역을 형성하는 데 사용된 주입보다 한 자릿수 이상만큼 더 높은 도스량으로 수행된다. 게이트 폴리실리콘(26)으로부터의 소스 및 드레인 영역(24)의 간격은 스페이서(32)에 의해 정의되고, 게이트 폴리실리콘(26)으로부터의 실리콘 게르마늄 영역(39)의 간격은 희생 스페이서(50)(도 6)에 의해 정의되기 때문에, 본 발명의 이 실시예에서, 이들 간격이 독립적으로 제어될 수 있는 것은 명백하다. 따라서, 소스 및 드레인 영역(24)의 게이트 폴리실리콘(26)으로부터의 특정의 간격이 바람직하게는 실리콘 게르마늄 영역(39)의 간격에 가깝지만, 소스 및 드레인 영역(24)이 게이트 폴리실리콘에 얼마간 더 가까이 또는 더 멀리 떨어져 있을 수 있다.
다시 도 1을 참조하면, FET(10)을 완성하기 위해 프로세싱이 수행된다. 동 도면에 나타낸 바와 같이, 부가적인 스페이서(34)가 제1 스페이서(32)의 측벽 상에 형성되며, 이 부가적인 스페이서(34)는, 산화물, 실리콘 및 SiGe보다 비교적 훨씬 더 빠른 속도로 에칭되는 방식으로 에칭될 수 있는 질화물, 특히 실리콘 질화물 등의 유전체 물질로 이루어진다. 그 후에, 게이트 폴리실리콘층(26)의 상부 표면을 덮고 있는 산화물 캡(42)(도 11)이, 실리콘 질화물에 대해 선택적인 에칭 프로세스 등에 의해 제거된다. 이어서, 실리사이드를 형성하기 위해 폴리실리콘 및 SiGe와 반응하게 되는 금속이 증착된다. 실리사이드 형성 금속은 코발트, 몰리브덴, 니켈의 모노실리사이드, 니오븀, 팔라듐, 백금, 탄탈륨, 티타늄, 텅스텐, 및 바나듐(이에 한정되는 것은 아님)을 비롯한 금속 중 하나 이상일 수 있다. 보다 양호하게는, 이 단계에 의해 형성되는 실리사이드는 코발트 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 또는 니켈 실리사이드이다.
이어서, 기판(17)은 반응을 가속시키기 위해 가열되며, 그 결과 SiGe 영역(39) 위에 있는 실리사이드(40) 및 게이트 폴리실리콘층(26) 위에 있는 게이트 실리사이드층(28)이 형성된다. 금속이 실리콘 및 SiGe와 접촉하는 영역에만 형성되는 이러한 실리사이드를 자기-정렬된 실리사이드, 즉 "살리사이드"라고 한다. 이 경우에, 실리사이드(40, 28)는 게이트 폴리실리콘(26)과 SiGe 영역(39) 사이에 끼여 있는 스페이서(32, 34)에 대해 자기-정렬되어 있다. 스페이서(32) 이후에 형성되는 스페이서(34)는, 게이트 폴리실리콘(26)에 대한 SiGe 영역의 간격과 별도로, 실리사이드 영역(40)의 간격을 제어하는 데 사용된다. 그 두께가 스페이서(32)와 독립적으로 조정될 수 있는 스페이서(34)는 실리사이드 영역(40) 및 게이트 폴리실리콘(26) 사이의 간격이 독립적으로 제어될 수 있게 해준다.
따라서, 할로 영역(23) 및 확장 영역(25)의 위치가 FET의 반도체 합금 영역(39) 이후에 형성되고 또 소스 및 드레인 영역(24)의 위치와 독립적으로 제어되는 구조 및 방법이 본 명세서에 제공된다. 따라서, 본 발명은 변형된 채널 영역을 갖는 FET의 제조를 제어하는 개선된 방법 및 구조를 제공한다.
본 발명이 본 발명의 어떤 양호한 실시예를 참조하여 기술되어 있지만, 당업자라면 첨부된 청구항에 의해서만 제한되는 본 발명의 진정한 정신 및 범위를 벗어나지 않고 많은 수정 및 개량이 행해질 수 있다는 것을 잘 알 것이다. 예를 들어, 초기의 패터닝된 게이트 스택(도 4)에서, 질화물 영역은 산화물 영역(31) 대신에 폴리실리콘층(26)의 측벽에 배치될 수 있으며, 질화물 캡이 폴리실리콘층(26) 위에 있는 산화물 캡(42) 대신에 사용될 수 있다. 이러한 경우에, 스페이서(50)는 질화물 대신에 산화물로 형성될 수 있으며, 이어서 스페이서(50)을 제거하는 데 사용되는 프로세스는 산화물이 질화물에 대해 선택적으로 에칭되도록 선택될 수 있다.
본 발명에 따른 구조 및 방법은 반도체 집적 회로의 제조에 유용하며, 채널 영역에 인접하여 배치된 반도체 합금 물질에 의해 채널 영역에 응력이 가해지는 절연 게이트 전계 효과 트랜지스터(IGFET) 등의 변형 채널 전계 효과 트랜지스터(FET)를 제조하는 비용 효과적인 방법을 제공한다.

Claims (10)

  1. 전계 효과 트랜지스터(FET)(10)로서,
    기판(17)의 단결정 반도체 영역(14) 위에 있는 게이트 스택(29)으로서, 상기 단결정 반도체 영역(14)은 제1 조성을 갖는 것인, 상기 게이트 스택(29);
    상기 게이트 스택(29)의 반대쪽 측벽 위에 배치된 한쌍의 제1 스페이서(32);
    본질적으로 상기 제1 조성과 다른 제2 조성을 갖는 단결정 반도체 합금으로 구성된 한쌍의 영역(39)으로서, 상기 반도체 합금 영역(39)은 상기 게이트 스택(29)의 반대쪽 측면 상에 배치되고, 상기 반도체 합금 영역(39) 각각은 상기 게이트 스택(29)으로부터 제1 거리만큼 떨어져 있는 것인, 상기 한쌍의 영역(39);
    상기 반도체 합금 영역(39)의 각각의 영역 상에 적어도 부분적으로 배치된 소스 영역 및 드레인 영역의 쌍(24)으로서, 상기 소스 영역 및 상기 드레인 영역(24) 각각은 상기 한쌍의 제1 스페이서(32)의 대응하는 스페이서에 의해 상기 게이트 스택(29)으로부터 제2 거리만큼 떨어져 있고, 상기 제2 거리는 상기 제1 거리와 상이한 것인, 상기 소스 영역 및 드레인 영역의 쌍(24)
    을 포함하는 FET.
  2. 제1항에 있어서, 상기 제2 거리는 상기 제1 거리보다 긴 것인, FET.
  3. 제1항에 있어서, 상기 단결정 반도체 영역(14)은 본질적으로 실리콘으로 구성되고,
    상기 반도체 합금 영역(39)은 본질적으로 실리콘 게르마늄으로 구성된 것인, FET.
  4. 제1항에 있어서, 상기 반도체 합금 영역(39)은 상기 단결정 반도체 영역(14)에 배치된 트렌치에 적어도 부분적으로 배치되는 것인, FET.
  5. 제1항에 있어서, 상기 기판(17)은 SOI(silicon-on-insulator) 기판이고,
    상기 단결정 실리콘 영역(14)은 상기 SOI 기판(17)의 매립 산화물층(18) 상부에 배치되는 것인, FET.
  6. 제1항에 있어서, 상기 제1 스페이서(32)의 아래와, 그리고 적어도 부분적으로 상기 게이트 스택(29)의 아래에 있는 확장 영역(extension region)(25)을 더 포함하는 FET.
  7. 제1항에 있어서, 상기 게이트 스택(29)의 상기 측벽은 산화되어 있으며,
    상기 제1 스페이서(32)는 상기 산화된 측벽(31) 위에 배치되는 것인, FET.
  8. 제1항에 있어서, 상기 제1 스페이서(32)로부터 측방으로 바깥쪽으로 배치된 제2 스페이서(34)를 더 포함하는 FET.
  9. 전계 효과 트랜지스터(FET)(10)로서,
    SOI(silicon-on-insulator) 기판(17)의 단결정 실리콘 영역(14) 위에 있는 게이트 스택(29);
    상기 게이트 스택(29)의 반대쪽 측벽 위에 배치된 한쌍의 제1 스페이서(32);
    본질적으로 상기 게이트 스택(29)의 반대쪽 측면 상에 배치된 단결정 실리콘 게르마늄으로 구성된 한쌍의 영역(39)으로서, 상기 실리콘 게르마늄 영역(39) 각각은 상기 게이트 스택(29)으로부터 제1 거리만큼 떨어져 있는 것인, 상기 한쌍의 영역(39);
    상기 실리콘 게르마늄 영역(39)들 각각의 영역에 적어도 부분적으로 배치된 소스 영역 및 드레인 영역의 쌍(24)으로서, 상기 소스 영역 및 상기 드레인 영역(24) 각각은 상기 한쌍의 제1 스페이서(32)의 대응하는 스페이서에 의해 상기 게이트 스택(29)으로부터 제2 거리만큼 떨어져 있는 것인, 상기 소스 영역 및 드레인 영역의 쌍(24); 및
    실리사이드 영역들로서, 상기 실리사이드 영역들 중 적어도 하나(28)는 상기 게이트 스택(29)의 층으로서 배치되어 있고, 상기 실리사이드 영역의 적어도 하나(40)는 적어도 부분적으로 상기 실리콘 게르마늄 영역(39)의 위에 있는 것인, 상기 실리사이드 영역들
    을 포함하는 FET.
  10. 전계 효과 트랜지스터(FET)(10)를 제조하는 방법으로서,
    게이트 폴리컨덕터(polyconductor, PC)(26)를 형성하기 위해 제1 조성을 갖는 기판(17)의 단결정 반도체 영역(14)의 위에 있는 게이트 다결정 반도체층(26)을 패터닝하는 단계,
    상기 PC(26)의 측벽들 위에 있는 희생 스페이서(50)를 형성하는 단계,
    상기 희생 스페이서(50)에 인접한 위치(66)에 있는 상기 단결정 반도체 영역(14)의 일부분을 리세스(recess)시키는 단계,
    상기 위치(66)에 본질적으로 단결정 반도체 합금으로 이루어진 영역(39)을 에피택셜 성장시키는 단계 - 상기 반도체 합금 영역(39)은 상기 제1 조성과 다른 제2 조성을 가지며, 그에 따라 상기 희생 스페이서(50)가 상기 반도체 합금 영역(39)과 상기 PC(26) 사이의 제1 간격을 적어도 부분적으로 결정함 -,
    상기 희생 스페이서(50)를 제거하는 단계, 및
    상기 FET(10)를 완성하는 단계를 포함하는 FET 제조 방법.
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