CN105575815B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成栅极结构，所述栅极结构包括栅介质层、位于栅介质层上的栅电极层和位于栅电极层上的硬掩膜层；在所述栅电极层的侧壁表面形成氧化层；刻蚀所述硬掩膜层，去除所述硬掩膜层的一部分以暴露出所述栅电极层的肩部；形成覆盖所述半导体衬底表面、栅极结构表面和栅电极层肩部的侧墙材料层，所述侧墙材料层与所述肩部接触的部分至少部分地利用所述肩部的材料形成；以及采用干法刻蚀工艺去除位于所述半导体衬底表面和所述栅极结构顶表面的侧墙材料层，位于所述栅极结构侧壁表面的侧墙材料层形成侧墙。本发明的半导体器件的形成方法可以有效改善栅极锗硅残余缺陷的形成。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，通常包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等，以获得更快的器件速度。但是随着超大规模集成电路技术发展至超深亚微米级，特别是90纳米及以下技术节点时，沟道长度减小会带来一系列问题，为了控制短沟道效应，会在沟道中掺杂较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程被广泛研究用来提高载流子的迁移率，从而获得更快的器件速度，并满足摩尔定律的规律。
嵌入式锗硅源漏技术(Embedding SiGe)技术是45纳米及以下技术节点中重要和核心的工艺技术。图1示出了现有技术具有嵌入式锗硅源漏的PMOS晶体管的结构示意图。参考图1，半导体衬底10内具有浅沟槽隔离结构20，半导体衬底10上形成有栅极结构30，所述栅极结构30包括栅介质层31、栅电极层32和硬掩膜层33，所述栅电极层32侧壁上形成有氧化层40，所述氧化层40的侧壁上还形成侧墙50。现有技术中，通过刻蚀栅极结构30两侧的半导体衬底10形成凹槽(未标示)，再在所述凹槽内选择性地外延生长锗硅层60，因为锗硅晶格常数与硅不匹配，在垂直沟道的方向上硅晶格受到拉伸产生张应力，沿沟道方向硅晶格受到压缩产生压应力，可以提高PMOS晶体管的电流驱动能力。
但是，现有技术在形成嵌入式锗硅源漏后，栅极存在锗硅残留。
发明内容
本发明解决的问题是，现有技术中在形成嵌入式锗硅源漏后，栅极存在锗硅残留。
为解决上述问题，本发明提出了一种半导体器件的形成方法，包括：提供半导体衬底，在所述半导体衬底上形成栅极结构，所述栅极结构包括栅介质层、位于栅介质层上的栅电极层和位于栅电极层上的硬掩膜层；在所述栅电极层的侧壁表面形成氧化层；刻蚀所述硬掩膜层，去除所述硬掩膜层的一部分以暴露出所述栅电极层的肩部；形成覆盖所述半导体衬底表面、栅极结构表面和栅电极层肩部的侧墙材料层，所述侧墙材料层与所述肩部接触的部分至少部分地利用所述肩部的材料形成；以及采用干法刻蚀工艺去除位于所述半导体衬底表面和所述栅极结构顶表面的侧墙材料层，位于所述栅极结构侧壁表面的侧墙材料层形成侧墙。
可选地，所述栅介质层的材料为氧化硅，栅电极层的材料为多晶硅，硬掩膜层的材料为氮化硅。
可选地，所述氧化层通过对所述栅电极层的氧化形成。
可选地，所述氧化层的厚度为
可选地，刻蚀所述硬掩膜层采用干法刻蚀，刻蚀气体包括CF4，流量为100sccm～200sccm，刻蚀功率为500W，刻蚀气压为3mTorr。
可选地，所述硬掩膜层的水平刻蚀宽度为垂直刻蚀厚度为
可选地，所述侧墙材料层为氮化硅。
可选地，所述侧墙材料层的厚度为采用炉管扩散工艺形成，工艺温度为400℃～700℃。
可选地，所述半导体器件的形成方法还包括：形成覆盖所述半导体衬底表面和所述栅极结构的阻挡层；刻蚀所述栅极结构两侧的阻挡层和半导体衬底，形成凹槽；在所述凹槽内外延形成锗硅层。
可选地，所述阻挡层的材料为氮化硅，采用原子层沉积工艺形成，厚度为
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的半导体器件的形成方法中，在栅电极层的侧壁表面形成氧化层后，刻蚀栅电极层上的硬掩膜层，去除所述硬掩膜层的一部分，暴露出了栅电极层的肩部；再沉积侧墙材料层，所述侧墙材料层与所述肩部接触的部分至少部分地利用所述肩部的材料形成，由于侧墙材料层在暴露出的栅电极肩部上的生长速度更快，使得栅电极肩部处的侧墙材料层厚度更大且形貌更平滑，在后续的刻蚀过程中，不会因为侧墙材料层较薄而暴露出栅电极层的肩部，锗硅材料也不会外延生长在栅电极层的肩部。本发明实施例通过刻蚀硬掩膜层，调整了后续形成的侧墙材料层的形貌，有效减少了栅极锗硅残余缺陷的形成。
附图说明
图1是现有技术具有嵌入式锗硅源漏的PMOS晶体管的结构示意图；
图2至图8是本发明实施例的半导体器件的形成过程中的中间结构示意图。
具体实施方式
由背景技术可知，现有技术在形成嵌入式锗硅源漏后，栅极存在锗硅残留。
本发明的发明人研究了现有技术的嵌入式锗硅源漏的形成方法发现，参考图1，现有技术中在半导体衬底10上形成栅极结构30后，会氧化多晶硅栅电极层32的侧壁形成氧化层40，接着再形成覆盖半导体衬底10表面和栅极结构30的氮化硅层，刻蚀所述氮化硅层形成侧墙50。但是，在氮化硅材料的形成过程中，在硬掩膜层33和氧化层40的交界处的栅电极层32的肩部，会出现氮化硅形成较少的现象。在后续的锗硅材料外延生长过程中，即使再形成氮化硅保护层来保护栅极结构，但经过刻蚀工艺后还是会暴露出栅电极层32的肩部，会在栅电极层32的肩部外延生长出锗硅材料61(参考图1)，形成栅极锗硅残余的缺陷。若该锗硅残余不能被完全去除，在后续形成金属硅化物或者导电插塞的过程中，容易造成源漏极和栅极之间的漏电。现有技术通常会通过加厚氮化硅保护层或者加强外延生长的控制，来减少栅极的锗硅残余，但是效果不佳。
基于以上研究，本发明的发明人提出了一种半导体器件的形成方法。通过调整栅极结构上硬掩膜层和侧墙的形貌，来减少栅极的锗硅残余缺陷。具体地，所述半导体器件的形成方法在半导体衬底上形成栅极结构和氧化层后，刻蚀栅电极层上的硬掩膜层，去除所述硬掩膜层的一部分以暴露出所述栅电极层的肩部，再沉积侧墙材料层，使得侧墙材料层在栅电极层的肩部位置的沉积速度加快，生长厚度更大且形貌更加平滑，有利于栅电极层的肩部在后续的工艺不被露出，产生锗硅残余。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
下面以PMOS晶体管的形成方法为例说明本发明的半导体器件的形成方法。
首先，参考图2，提供半导体衬底100，在所述半导体衬底100上形成栅极结构120，所述栅极结构120包括栅介质层121、位于栅介质层121上的栅电极层122和位于栅电极层122上的硬掩膜层123。
所述半导体衬底100为后续工艺的工作平台。本实施例中，所述半导体衬底100为硅衬底。在其他实施例中，所述半导体衬底100还可以为绝缘体上硅(SOI：Silicon OnInsulator)或者其他半导体材料。本实施例中，所述半导体衬底100内还形成有隔离结构110，所述隔离结构110可以为浅沟槽隔离结构或局部氧化硅结构(LOCOS)，用于将半导体衬底100中的有源区域隔离起来，所述浅沟槽隔离结构或局部氧化硅结构的形成方法可参考现有工艺，在此不再赘述。
本实施例中，所述栅介质层121的材料为氧化硅，栅电极层122的材料为多晶硅，硬掩膜层123的材料为氮化硅。
具体地，本实施例中，在所述半导体衬底100上形成栅极结构120包括：首先，在所述半导体衬底100上依次形成氧化硅材料层、多晶硅材料层和氮化硅材料层，所述氧化硅材料层可以通过氧化所述半导体衬底100表面形成或者通过原子层沉积工艺形成，所述多晶硅材料层和氮化硅材料层可以通过化学气相沉积工艺形成；接着，在所述氮化硅材料层上通过涂胶、显影和曝光等工艺后形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜刻蚀所述氮化硅材料层，直至暴露出多晶硅材料层，形成硬掩膜层123；接着，以所述硬掩膜层123为掩膜，刻蚀所述多晶硅材料层和所述氧化硅材料层，分别形成栅电极层122和栅介质层121。
在其他实施例中，所述栅介质层121还可以为高介电常数(高K)材料，栅电极层122为金属材料，构成高K金属栅(HKMG)结构，有利于提高MOS晶体管的击穿电压，减小漏电流，提高晶体管性能。在另一些实施例中，所述栅电极层122为伪栅，后续形成源漏区域后，需要去除伪栅，形成金属栅极。本发明对所述半导体衬底100上的栅极结构120的具体结构不作出限定，形成方法可参考现有工艺，在此不再赘述。
接着，参考图3，在所述栅电极层122的侧壁表面形成氧化层130。
本实施例中，所述栅电极层122为多晶硅，通过氧化所述栅电极层122的侧壁形成所述氧化层130。所述氧化层130用于保护所述栅电极层122，减少栅电极层122的表面硅在后续工艺中的损失或者损伤。所述氧化层130相比于现有技术中形成于栅电极层表面的氧化层，厚度更大，可以用于补偿在后续刻蚀所述硬掩膜层123的工艺中的氧化层130的损失。例如，所述氧化层130的厚度比现有技术中形成于栅电极层表面的氧化层厚本实施例中，所述氧化层130的厚度为
在其他实施例中，还可以通过原子层沉积工艺在所述栅电极层122的侧壁表面形成氧化层130。例如，当所述栅电极层122为高K材料时，即可采用原子层沉积工艺形成所述氧化层130。
接着，参考图4，刻蚀所述硬掩膜层123，去除所述硬掩膜层123的一部分以暴露出所述栅电极层122的肩部122a。
具体地，采用具有较高选择比的干法刻蚀工艺刻蚀所述硬掩膜层123。本实施例中，所述干法刻蚀采用的刻蚀气体为CF4，流量为100sccm～200sccm，上电极功率为500W，下电极电压为0V，刻蚀腔室压力为3mTorr，刻蚀腔室中CF4等离子体刻蚀剂的中心与边缘(center/edge)分布比率为0.5TCCT，用于放置晶圆的基座的内圈和外圈温度均为40℃～80℃，刻蚀时间为10秒～30秒。所述刻蚀工艺对所述硬掩膜层123的垂直刻蚀厚度为水平刻蚀宽度需要说明的是，上述描述中的“水平”和“垂直”均是以所述半导体衬底100的顶表面为基准而言。在刻蚀工艺后，所述硬掩膜层123的整体厚度被减薄，且面积减小，暴露出所述栅电极层122的肩部122a。所述栅电极层122的肩部122a是指所述栅电极层122侧壁顶部与顶表面边缘交接的部分。
在其他实施例中，也可以采用其他的含氟或含氯气体，如CHF3、SF6或Cl2等刻蚀所述硬掩膜层123，只要其具有较高的刻蚀选择比，且刻蚀后，使得所述硬掩膜层122的面积减小，暴露出所述栅电极层122的肩部122a即可。
接着，参考图5，形成覆盖所述半导体衬底100表面、栅极结构120表面和栅电极层122肩部的侧墙材料层140，所述侧墙材料层140与所述肩部接触的部分至少部分地利用所述肩部的材料形成。
具体地，所述侧墙材料层140覆盖所述半导体衬底100表面、所述栅极结构120侧壁的氧化层130的表面、所述栅极结构120顶部的硬掩膜层123的顶表面和侧壁、以及暴露出的栅电极层122的肩部。本实施例中，所述侧墙材料层140为氮化硅，采用炉管扩散工艺形成。其中，所述炉管扩散工艺的反应温度为400℃～700℃，氮化硅沉积厚度为
在炉管扩散的工艺过程中，通过氮气，氮气在高温下与基底表面的硅原子反应形成氮化硅材料，所形成的氮化硅膜的质量更高，与基底的结合更紧密。此外，由于氮化硅的扩散反应在纯硅基底上发生的更为迅速，而栅电极层122的肩部暴露出的硅原子最为丰富，因此，氮化硅材料在暴露出多晶硅材料的栅电极层122的肩部的生长速度也比在氧化层130和氮化硅硬掩膜层123上的生长速度更快。最终导致氮化硅材料，即侧墙材料层140，在栅电极层122的肩部生长的更多，且其形貌在栅电极层122的肩部与现有技术相比也更为平滑，更利于保护栅电极层122的肩部在后续的刻蚀或者清洗工艺不被露出，不会在锗硅外延工艺中形成锗硅残余缺陷。
在其他实施例中，所述氮化硅材料层也可以通过化学气相沉积工艺形成。
接着，参考图6，采用干法刻蚀工艺去除位于所述半导体衬底100表面和所述栅极结构120顶表面的侧墙材料层140(同时参考图5)，位于所述栅极结构120侧壁表面的侧墙材料层140形成侧墙141。
干法刻蚀所述侧墙材料层140气体可以包括SF6、CF4、CHF3或者其他含氟气体。由于干法刻蚀具有较佳的方向性，半导体衬底100表面和硬掩膜层123顶表面的侧墙材料层140被去除，而栅极结构120侧壁表面，即氧化层130侧壁表面、栅电极层122肩部表面和硬掩膜层123的侧壁表面的侧墙材料层被保留，构成侧墙141。
在一些实施例中，在形成所述侧墙141后，还对待形成的PMOS晶体管进行了离子注入工艺，形成了漏轻掺杂结构。
接着，参考图7，形成覆盖所述半导体衬底100表面和所述栅极结构120的阻挡层150，刻蚀所述栅极结构120两侧的阻挡层150和半导体衬底100，形成凹槽160。需要说明的是，图7中仅示出了刻蚀后的阻挡层150的位置和形貌。
本实施例中，所述阻挡层150的材料为氮化硅，采用原子层沉积工艺形成，厚度为所述阻挡层150用于保护所述半导体衬底100上无需形成嵌入式锗硅源漏的区域以及栅极结构120，所述阻挡层150还可以作为外延选择层，避免在后续的锗硅外延工艺中，锗硅材料外延生长在栅极结构120表面或其他无需形成锗硅材料的区域。
在形成覆盖所述半导体衬底100表面和所述栅极结构120的阻挡层150后，首先，采用干法刻蚀工艺去除所述栅极结构120两侧的半导体衬底100表面的阻挡层150，同时去除了硬掩膜层123顶表面上的阻挡层150；接着，以所述栅极结构120和所述隔离结构110为掩膜，继续刻蚀所述栅极结构120两侧的半导体衬底100，形成了凹槽160。
在一些实施例中，采用干法刻蚀形成所述凹槽160，所述凹槽160的形状为U型。例如，采用反应离子刻蚀形成所述凹槽160，刻蚀气体包括SF6、CF4、和CHF3中的一种或几种。
在另一实施例中，刻蚀后形成的凹槽160为Σ型，所述Σ型凹槽在凹槽的中部具有指向晶体管沟道区域的凸出的尖端，后续在所述Σ型凹槽内形成锗硅材料时，锗硅材料填充满整个凹槽，在所述凹槽凸出的尖端处的锗硅材料更靠近PMOS晶体管的沟道区域，可以增加在PMOS晶体管沟道区域引入的应力。在一具体实施例中，形成所述Σ型凹槽的工艺为：首先进行等离子体刻蚀，所述等离子体刻蚀的刻蚀气体包括HBr、O2、He、Cl2和NF3；在等离子体刻蚀后进行湿法刻蚀，所述湿法刻蚀工艺采用TMAH(四甲基氢氧化铵)溶液，TMAH溶液的温度为15℃～20℃，刻蚀时间为50秒～500秒。形成所述Σ型凹槽的刻蚀工艺还可以参考现有工艺，例如上述等离子体刻蚀后的湿法刻蚀还可以采用氢氧化钾溶液或者氨水溶液，在此不再赘述。
接着，参考图7和图8，在所述凹槽160内外延形成锗硅层170。
在一些实施例中，在所述凹槽160内形成锗硅层前，还对所述凹槽160暴露出的半导体衬底100表面进行了预清洗，以去除衬底100表面的氧元素和硅悬挂键，为后续形成锗硅层准备洁净的衬底表面。例如，可以采用SC-1溶液、SC-2溶液对所述凹槽160暴露出的半导体衬底100表面进行清洗，还可以采用氢气烘烤所述凹槽160暴露出的衬底100表面。
在所述凹槽160内形成锗硅层170采用选择性外延工艺。所述选择性外延工艺可以为超高真空化学气相沉积(UHVCVD)或者分子束外延(MEB)。所述选择性外延工艺通过调节外延参数，利用外延材料在硅表面的吸附大于在氧化物或者氮化物表面的吸附来实现外延生长的选择性，在硅表面形成具有类似晶格排列的锗硅材料。
具体地，本实施例中，采用超高真空化学气相沉积工艺在所述凹槽160内形成锗硅层170，反应气体包括SiH2Cl2和GeH4。在外延形成锗硅材料的工艺过程中，由于所述隔离结构110和所述栅极结构120表面均形成有氮化硅，因此不会外延生长出锗硅材料，而仅在所述凹槽160暴露出的半导体衬底100表面上外延生长锗硅材料。
与现有技术相比，本发明实施例的半导体器件形成方法中，在所述栅电极层122的侧壁表面形成氧化层130后，刻蚀所述硬掩膜层123，暴露出了栅电极层122的肩部。由于在后续的氮化硅沉积过程中，氮化硅在栅电极层122暴露出的多晶硅表面的生长速度更快，氮化硅材料在栅电极层122的肩部处的厚度更大且形貌更平滑，因此，在后续工艺中，不会因为氮化硅材料较薄而暴露出栅电极层122肩部的多晶硅材料，在形成嵌入式锗硅源漏的过程中，锗硅材料也不会外延生长在栅电极层122的肩部，不存在栅极锗硅残留的缺陷，PMOS晶体管的性能更佳。
后续工艺中，还会在所述半导体器件的栅极结构120两侧进行源漏区注入，以及形成介质层、通孔和导电插塞等，具体工艺可参考现有工艺，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，包括：
提供半导体衬底，在所述半导体衬底上形成栅极结构，所述栅极结构包括栅介质层、位于栅介质层上的栅电极层和位于栅电极层上的硬掩膜层；
在所述栅电极层的侧壁表面形成氧化层；
刻蚀所述硬掩膜层，去除所述硬掩膜层的一部分以暴露出所述栅电极层的肩部；
形成覆盖所述半导体衬底表面、栅极结构表面和栅电极层肩部的侧墙材料层，所述侧墙材料层与所述肩部接触的部分至少部分地利用所述肩部的材料形成；以及
采用干法刻蚀工艺去除位于所述半导体衬底表面和硬掩膜层顶表面的侧墙材料层，位于所述栅极结构侧壁表面的侧墙材料层形成侧墙。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为氧化硅，栅电极层的材料为多晶硅，硬掩膜层的材料为氮化硅。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述氧化层通过对所述栅电极层的氧化形成。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化层的厚度为
5.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀所述硬掩膜层采用干法刻蚀，刻蚀气体包括CF4，流量为100sccm～200sccm，刻蚀功率为500W，刻蚀气压为3mTorr。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的水平刻蚀宽度为垂直刻蚀厚度为
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙材料层为氮化硅。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述侧墙材料层的厚度为采用炉管扩散工艺形成，工艺温度为400℃～700℃。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：
形成覆盖所述半导体衬底表面和所述栅极结构的阻挡层；
刻蚀所述栅极结构两侧的阻挡层和半导体衬底，形成凹槽；
在所述凹槽内外延形成锗硅层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化硅，采用原子层沉积工艺形成，厚度为
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |