CN105609469B

CN105609469B - 半导体器件的形成方法

Info

Publication number: CN105609469B
Application number: CN201410664315.6A
Authority: CN
Inventors: 李润领; 周建华; 王昌锋
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2014-11-19
Filing date: 2014-11-19
Publication date: 2019-03-12
Anticipated expiration: 2034-11-19
Also published as: CN105609469A

Abstract

一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽；在所述凹槽内形成锗硅层。本发明半导体器件的形成方法工艺控制简单，所形成的半导体器件性能佳。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着超大规模集成电路技术的迅速发展，MOSFET器件的关键尺寸以及栅极氧化层不断的缩小，导致载流子的迁移率大大降低，从而引起器件开态电流的降低并导致器件性能的退化。

研究发现，锗材料中的电子迁移率是硅材料中的两倍，空穴迁移率是硅材料中的4倍。因此，锗硅(SiGe)工艺被提出，该工艺可以通过提高载流子迁移率来提高器件的性能，成为了45纳米及以下技术节点中重要和核心的工艺技术。其中，嵌入式锗硅源漏技术(Embedding SiGe)被用来在沟道中产生单轴应力来提高PMOS晶体管的空穴迁移率，从而提高它的电流驱动能力。

请参考图1-3，图示出了现有技术的嵌入式锗硅源漏的形成方法。具体地，参考图1，半导体衬底100包括NMOS晶体管区域、PMOS晶体管区域和位于两者之间的隔离结构110，NMOS晶体管区域和PMOS晶体管区域上具有栅极结构120，栅极结构120包括栅介质层121、栅电极层122和硬掩膜层123。首先，如图1所示，形成覆盖半导体衬底100和栅极结构120的氮化硅阻挡层；接着，如图2所示，形成覆盖NMOS区域的光刻胶层140，以所述光刻胶层140为掩膜刻蚀PMOS区域的阻挡层130和栅极结构120两侧的半导体衬底100，形成凹槽150；然后，如图3所示，在所述凹槽150内填充锗硅材料，形成具有嵌入式锗硅源漏的PMOS晶体管。

但是，现有技术形成具有嵌入式锗硅源漏的PMOS晶体管的性能不佳。

发明内容

本发明解决的问题是，现有技术形成的具有嵌入式锗硅源漏器件的性能不佳。

为解决上述问题，本发明提出了一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽，在所述刻蚀工艺中，所述第一器件区域和第二器件区域的栅极结构上的遮蔽层也被刻蚀；以及在所述凹槽内形成锗硅层。

可选地，所述栅极结构包括依次位于半导体衬底上的栅介质层、栅电极层和硬掩膜层。

可选地，所述半导体器件的形成方法还包括，在所述凹槽内形成锗硅层后，去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层。

可选地，所述遮蔽层和所述硬掩膜层的材料为氮化硅。

可选地，所述去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层采用磷酸溶液，溶液温度为90℃～200℃。

可选地，所述遮蔽层的厚度为

可选地，减薄所述掩膜层采用的气体为O₂、H₂、CH₄、CO₂和SO₂中的一种或几种。

可选地，减薄所述掩膜层采用的气体还包括N₂和He中的一种或两种。

可选地，所述半导体器件的形成方法还包括，在所述凹槽内形成锗硅层前，去除所述掩膜层。

可选地，在所述凹槽内形成锗硅层采用的气体包括H₂Cl₂Si₂，HCl和GeH₄。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例的半导体器件的形成方法中，在形成位于第二器件区域栅极结构两侧的凹槽前，减薄了覆盖第一器件区域的掩膜层，暴露出了第一器件区域的栅极结构上的遮蔽层的顶表面，使得在刻蚀工艺中，第一器件区域和第二器件区域的栅极结构上的遮蔽层可以被同时刻蚀，刻蚀去除的遮蔽层以及栅极结构顶部的硬掩膜的厚度相同或者相近。因此，在后续去除第一器件区域和第二器件区域的剩余遮蔽层和硬掩膜层时，刻蚀工艺控制简单，不会因为两个区域的栅极结构顶部剩余的介质层的厚度不同，而造成介质材料残余或者栅电极关键尺寸减小等问题，有利于提高半导体器件的性能。

附图说明

图1-图3是现有技术的CMOS晶体管的形成过程中的中间结构示意图；

图4-图10是本发明实施例的半导体器件的形成过程中的中间结构示意图。

具体实施方式

由背景技术可知，现有技术形成的具有嵌入式锗硅源漏器件的性能不佳。

本发明的发明人研究了现有技术的嵌入式锗硅源漏的形成方法发现，参考图3，现有技术中在PMOS晶体管源漏区域形成锗硅源漏后，接着会去除NMOS晶体管区域和PMOS晶体管区域的氮化硅阻挡层130以及栅极结构120顶部的氮化硅硬掩膜层；但是，同时参考图2和图3，在刻蚀PMOS晶体管区域栅极结构120两侧的半导体衬底100形成凹槽150的过程中，PMOS晶体管区域的栅极结构120顶表面上的氮化硅阻挡层130被去除，硬掩膜层123被部分去除，而NMOS区域的氮化硅阻挡层130和硬掩膜层123由于光刻胶层140的保护，没有任何的损失。因此，在后续去除氮化硅阻挡层130和氮化硅硬掩膜层123的过程中，如果湿法刻蚀的时间过长，虽然两个区域的氮化硅层完全会被去除，但由于PMOS晶体管区域的氮化硅层较薄，氮化硅层被去除后，栅电极(多晶硅)会长时间暴露在刻蚀溶液中，导致PMOS晶体管区域的栅电极尺寸减小；但是，如果湿法刻蚀时间不够，NMOS晶体管区域的上残留的氮化硅层较厚，刻蚀不干净，会形成氮化硅材料缺陷，影响后续的晶体管电学连接；此外，由于去除氮化硅层的工艺通常采用湿法刻蚀，刻蚀溶液的使用周期长短不一，新旧溶液对氮化硅的刻蚀速率也不尽相同，工艺控制困难。综上原因，使得现有技术形成的具有嵌入式锗硅源漏的器件性能不佳。

基于以上研究，本发明的发明人提出了一种半导体器件的形成方法，在半导体衬底的第一器件区域和第二器件区域形成覆盖半导体衬底表面和栅极结构的遮蔽层、以及形成覆盖第一器件区域的掩膜层后，减薄所述掩膜层，暴露出第一器件区域的栅极结构上的遮蔽层的顶表面；再刻蚀第二器件区域的遮蔽层和半导体衬底，形成凹槽。采用上述方法，可以使得在刻蚀过程中，第一器件区域的遮蔽层和第二器件区域的遮蔽层均被刻蚀，刻蚀工艺后，残留在栅极结构上的介质材料的厚度相同；后续去除剩余遮蔽层以及栅极结构上的硬掩膜层时，不会有残余或者影响栅电极的关键尺寸，工艺好控制，所形成的半导体器件的性能佳。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。

下面以CMOS晶体管的形成方法为例说明本发明的半导体器件的形成方法。

首先，参考图4，提供半导体衬底200，所述半导体衬底200上具有第一器件区域200a和第二器件区域200b，所述第一器件区域200a和第二器件区域200b分别具有栅极结构220。

本实施例中，所述半导体衬底200为硅。在其他实施例中，所述半导体衬底200还可以为绝缘体上硅(SOI：Silicon On Insulator)或者其他半导体材料。

本实施中，如图4所示，所述第一器件区域200a为NMOS晶体管区域，第二器件区域200b为PMOS晶体管区域。所述PMOS晶体管区域具有N型阱区，用于形成PMOS晶体管；所述NMOS晶体管区域具有P型阱区，用于形成NMOS晶体管。所述PMOS晶体管区域和NMOS晶体管区域之间具有隔离结构210。在一些实施例中，所述隔离结构210为浅沟槽隔离结构或局部氧化硅结构(LOCOS)，以将半导体衬底200中的有源区域隔离起来，所述浅沟槽隔离结构或局部氧化硅结构的形成方法可参考现有工艺，在此不再赘述。

在其他实施例中，所述第一器件区域200a还可以为位于半导体衬底200上的IO晶体管区域或者其他无需形成嵌入式锗硅源漏的晶体管区域。本发明的应用不限于仅形成CMOS晶体管。

本实施例中，所述半导体衬底200上具有栅极结构220，所述栅极结构220包括依次形成于所述半导体衬底200上的栅介质层221、栅电极层222、硬掩膜层223。本实施例中，所述栅介质层221为氧化硅，栅电极层222为多晶硅，硬掩膜层223为氮化硅。在一些实施例中，所述栅介质层221为高介电常数(高K)材料，栅电极222为金属材料，构成高K金属栅(HKMG)结构，有利于提高MOS晶体管的击穿电压，减小漏电流，提高晶体管性能。在一些实施例中，所述栅电极层222为伪栅，后续形成源漏区域后，需要去除伪栅，形成金属栅极。本发明对所述半导体衬底200上的栅极结构220的具体结构不作出限定。

在一些实施例中，所述半导体衬底200表面还形成有垫氧化层，所述栅极结构220的侧壁上还形成有垫氧化层和侧墙，用于保护所述半导体衬底200和所述栅极结构220免受损伤和污染。

接着，参考图5，形成覆盖所述半导体衬底200表面和栅极结构220的遮蔽层230。

本实施中，所述遮蔽层230的材料为氮化硅，所述遮蔽层230的厚度为形成所述遮蔽层230的材料可以为化学气相沉积或者物理气相沉积，例如，采用低压化学气相沉积(LPCVD)方法形成氮化硅遮蔽层230。所述遮蔽层230在后续的刻蚀工艺中用于保护栅极结构220免受损伤，且由于氮化硅对于锗硅材料外延具有较高的选择性，后续还可以作为锗硅材料的外延阻挡层，防止锗硅材料生长在栅极结构220上。

在其他实施例中，所述遮蔽层230还可以为氧化硅或者其他介质材料。

接着，参考图6，形成掩膜层240，所述掩膜层240覆盖所述第一器件区域200a的遮蔽层230。

本实施例中，所述掩膜层240为光刻胶层。具体地，形成覆盖全部硅衬底200及栅极结构220的光刻胶材料层，经过烘干、曝光、显影等步骤后，去除第二器件区域200b区域的光刻胶材料层，剩余的位于第一器件区域200a区域的光刻胶层构成所述掩膜层240。所述掩膜层240的厚度应大于所述第一器件区域200a的栅极结构220的高度，使得在后续的刻蚀工艺过程中，所述掩膜层240可以保护所述第一器件区域200a的栅极结构220免受损伤。

在其他实施例中，所述掩膜层240也可以非晶碳、氧化硅或者其他介质材料。

接着，参考图7，减薄所述掩膜层240，暴露出所述第一器件区域200a的栅极结构220上遮蔽层230的顶表面。

具体地，减薄所述掩膜层240采用的气体为O₂、H₂、CH₄、CO₂和SO₂中的一种或几种。在一些实施例中，在上述的气体中还添加有N₂、He和其他惰性气体中的一种或几种。

例如，在一些实施例中，减薄所述掩膜层240采用的气体为O₂，其中，O₂的流量为500sccm～10000sccm，减薄时间为60秒～3600秒，在所述O₂中还可以混合有N₂或者He。

在另一些实施例中，减薄所述掩膜层240采用的气体为H₂和N₂的混合气体，其中，混合气体的流量为500sccm～10000sccm，减薄时间为60秒～3600秒。

在另一些实施例中，减薄所述掩膜层240采用的气体为CH₄，其中，CH₄的流量为500sccm～10000sccm，减薄时间为60秒～3600秒，在所述CH₄中还可以混合有N₂或者He。

在另一些实施例中，减薄所述掩膜层240采用的气体为CO₂，其中，CO₂的流量为500sccm～10000sccm，减薄时间为60秒～3600秒，在所述CO₂中还可以混合有N₂或者He。

在另一些实施例中，减薄所述掩膜层240采用的气体为SO₂，其中，SO₂的流量为500sccm～10000sccm，减薄时间为60秒～3600秒，在所述SO₂中还可以混合有N₂或者He。

采用上述的工艺较薄掩膜层240时，光刻胶材料可以与减薄气体反应生成可挥发气体排出工艺腔室之外，达到对覆盖第一器件区域200a的掩膜层240减薄的目的，而第二器件区域200b表面由于有遮蔽层230的覆盖保护，影响较小。

对所述掩膜层240减薄的目的在于暴露出第一器件区域200a的栅极结构220上遮蔽层230的顶表面，使得在后续工艺中，第一器件区域200a和第二器件区域200b的遮蔽层230可以同时被刻蚀，减小或消除刻蚀后栅极结构220上介质材料的厚度差异。

接着，参考图8，刻蚀所述第二器件区域200b栅极结构220两侧的遮蔽层230(同时参考图7)和半导体衬底200，在所述第二器件区域200b的栅极结构220两侧形成凹槽250，在所述刻蚀工艺中，所述第一器件区域200a和第二器件区域200b的栅极结构220上的遮蔽层230也被刻蚀。

首先，以第一器件区域200a的阻挡层240和遮蔽层230为掩膜，刻蚀去除第二器件区域200b的栅极结构220两侧的遮蔽层230。本实施例中，采用干法刻蚀工艺去除所述遮蔽层230，刻蚀气体包括CHF₃、CF₄或者其他含氟气体。在刻蚀去除第二器件区域200b栅极结构220两侧的遮蔽层230的同时，第一器件区域200a和第二器件区域200b的栅极结构220上的遮蔽层230也被刻蚀去除，暴露出栅极结构220上部的硬掩膜层223；此外，由于干法刻蚀具有较佳的方向性，位于第二器件区域200b的栅极结构220侧壁上的遮蔽层230只被部分去除，形成覆盖第二器件区域200b的栅极结构220侧壁的侧墙。

接着，以第一器件区域200a的阻挡层240和第二器件区域200b的栅极结构220为掩膜，刻蚀第二器件区域200b栅极结构220两侧的半导体衬底200，形成凹槽250。在刻蚀过程中，第一器件区域200a和第二器件区域200b的栅极结构220上部的硬掩膜层223也被部分刻蚀。

在一些实施例中，采用干法刻蚀形成所述凹槽250，所述凹槽250的形状为U型。例如，采用反应离子刻蚀形成所述凹槽250，刻蚀气体包括SF₆、CF₄、或CHF₃等。

在另一实施例中，刻蚀后形成的凹槽250为Σ型，所述Σ型凹槽在凹槽的中部具有指向晶体管沟道区域的凸出的尖端，后续在所述Σ型凹槽内形成锗硅材料时，锗硅材料填充满整个凹槽，在所述凹槽凸出的尖端处的锗硅材料更靠近PMOS晶体管的沟道区域，可以增加在PMOS晶体管沟道区域引入的应力。在一具体实施例中，形成所述Σ型凹槽的工艺为：首先进行等离子体刻蚀，所述等离子体刻蚀的刻蚀气体包括HBr、O₂、He、Cl₂和NF₃；在等离子体刻蚀后进行湿法刻蚀，所述湿法刻蚀工艺采用TMAH(四甲基氢氧化铵)溶液，TMAH溶液的温度为15℃～20℃，刻蚀时间为50秒～500秒。形成所述Σ型凹槽的刻蚀工艺还可以参考现有工艺，例如上述等离子体刻蚀后的湿法刻蚀还可以采用氢氧化钾溶液或者氨水溶液，在此不再赘述。

本实施例中，由于在刻蚀步骤前，减薄了所述掩膜层240的厚度，暴露出了第一器件区域200a的栅极结构220上遮蔽层230的顶表面，因此，在刻蚀过程中，第一器件区域200a和第二器件区域200b的栅极结构220上的遮蔽层230同时被去除，两个区域的栅极结构220顶部的硬掩膜层223被刻蚀的厚度也相同或者相当，有利于后续剩余遮蔽层230和硬掩膜层223的去除工艺。

接着，参考图9，在所述凹槽250(同时参考图8)内形成锗硅层260。

在所述凹槽250内形成锗硅层260前，去除所述掩膜层240。本实施例中，所述掩膜层240为光刻胶，去除工艺为酸槽处理或者等离子体灰化，具体可参考现有工艺，在此不再赘述。

在一些实施例中，在所述凹槽250内形成锗硅层前，还对所述凹槽250暴露出的半导体衬底200表面进行了预清洗，以去除衬底200表面的氧元素和硅悬挂键，为后续形成锗硅层准备洁净的衬底表面。例如，可以采用SC-1溶液、SC-2溶液对所述凹槽250暴露出的半导体衬底200表面进行清洗，还可以采用氢气烘烤所述凹槽250暴露出的衬底200表面。

在一些实施例中，在所述凹槽250内形成锗硅层260采用选择性外延工艺。所述选择性外延工艺可以为超高真空化学气相沉积(UHVCVD)或者分子束外延(MEB)。所述选择性外延工艺通过调节外延参数，利用外延材料在硅表面的吸附大于在氧化物或者氮化物表面的吸附来实现外延生长的选择性，在硅表面形成具有类似晶格排列的锗硅材料。

具体地，在一实施例中，采用超高真空化学气相沉积工艺在所述凹槽250内形成锗硅层260，反应气体包括SiH₂Cl₂，HCl和GeH₄。在外延形成锗硅材料的工艺过程中，由于在所述半导体衬底200上的隔离结构210区域和栅极结构220区域的表面为氮化硅或者氧化硅，因此不会外延生长出锗硅材料，而仅在所述凹槽250暴露出的半导体衬底200表面上外延生长锗硅材料。即使在栅极结构220或隔离结构210上有少量多晶的锗硅材料沉积，反应气体中的HCl也可以将其刻蚀去除。

在一些实施例中，所述锗硅层260填充满所述凹槽250，其顶表面与所述隔离结构210的顶表面齐平。在另外一些实施例中，所述锗硅层260的顶表面也可以高于所述隔离结构210的顶表面。此外，所述锗硅层260的形状与所述凹槽250匹配，可以为U型或者Σ型。由于锗硅材料晶格常数大于硅，因此，所述锗硅层260可以第二器件区域200b形成的PMOS晶体管的沟道区域引入压应力，提高PMOS晶体管的性能。

接着，参考图10，去除第一器件区域200a和第二器件区域200b剩余的遮蔽层230和硬掩膜层223(同时参考图9)。

具体地，采用湿法刻蚀去除第一器件区域200a和第二器件区域200b剩余的遮蔽层230和硬掩膜层223，包括第一器件区域200a的半导体衬底200表面和栅极结构220侧壁表面的遮蔽层230、第二器件区域200b的栅极结构220侧壁表面的未被去除的遮蔽层230，以及上述两个区域的栅极结构220顶部的没有完全去除的硬掩膜层223。本实施例中，所述遮蔽层230和硬掩膜层223的材料均为氮化硅，所述湿法刻蚀采用磷酸溶液，溶液温度为90℃～200℃，刻蚀时间为60秒～1000秒。

与现有技术相比，本实施例中，由于在形成凹槽250的刻蚀工艺前，减薄了覆盖第一器件区域的掩膜层，暴露出了第一器件区域200a的栅极结构220上遮蔽层230的顶表面，使得第一器件区域200a和第二器件区域200b的栅极结构220上的遮蔽层230、和栅极结构220顶部的硬掩膜层223同时被刻蚀，被刻蚀去除的遮蔽层230和硬掩膜层223的厚度相当，剩余在上述两个区域的栅极结构220顶部的硬掩膜层223的厚度也相同；因此，在去除剩余在第一器件区域200a和第二器件区域200b的遮蔽层230和硬掩膜层223的时，工艺控制简单，不会因为两个区域的栅极结构220顶部的氮化硅材料的厚度不同，而造成氮化硅残留和栅电极层关键尺寸减小等问题，有利于提高半导体器件的性能。

后续工艺中，还会在第一器件区域200a和第二器件区域200b进行源漏区注入，以及形成介质层、通孔和导电插塞等，具体工艺可参考现有工艺，在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上具有第一器件区域和第二器件区域，所述第一器件区域和第二器件区域分别具有栅极结构；

形成覆盖所述半导体衬底表面和栅极结构的遮蔽层；

形成掩膜层，所述掩膜层覆盖所述第一器件区域的遮蔽层；

减薄所述掩膜层，暴露出第一器件区域的栅极结构上遮蔽层的顶表面；

使用干法刻蚀工艺刻蚀所述第二器件区域栅极结构两侧的遮蔽层和半导体衬底，在所述第二器件区域的栅极结构两侧形成凹槽，在所述刻蚀工艺中，所述第一器件区域和第二器件区域的栅极结构上的遮蔽层也被刻蚀；以及

在所述凹槽内形成锗硅层。

2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括依次位于半导体衬底上的栅介质层、栅电极层和硬掩膜层。

3.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括，在所述凹槽内形成锗硅层后，去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层。

4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述遮蔽层和所述硬掩膜层的材料为氮化硅。

5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述去除第一器件区域和第二器件区域剩余的遮蔽层和硬掩膜层采用磷酸溶液，溶液温度为90℃～200℃。

6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述遮蔽层的厚度为

7.如权利要求1所述的半导体器件的形成方法，其特征在于，减薄所述掩膜层采用的气体为O₂、H₂、CH₄、CO₂和SO₂中的一种或几种。

8.如权利要求7所述的半导体器件的形成方法，其特征在于，减薄所述掩膜层采用的气体还包括N₂和He中的一种或两种。

9.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括，在所述凹槽内形成锗硅层前，去除所述掩膜层。

10.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述凹槽内形成锗硅层采用的气体包括H₂Cl₂Si₂，HCl和GeH₄。

11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括SF₆、CF₄或者CHF₃。