CN105590860A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有栅极结构；刻蚀所述栅极结构两侧的半导体衬底，形成第一凹槽；氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化层；去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。本发明半导体器件的形成方法，可以显著提升半导体器件的性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件的形成方法。
背景技术
在半导体技术中，提高半导体器件的性能是一个重要课题。MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。随着半导体器件关键尺寸以及栅极氧化层不断的缩小，导致载流子的迁移率大大降低，从而引起器件开态电流的降低并导致器件性能的退化。对于45纳米及以下节点的半导体工艺来说，基于硅材料的关键尺寸的简单缩小，已经无法满足对器件性能的要求。
研究发现，锗材料中的电子迁移率是硅材料中的两倍，空穴迁移率是硅材料中的4倍。因此，锗硅(SiGe)工艺被提出，该工艺可以通过提高载流子迁移率来提高器件的性能，成为了45纳米及以下技术节点中重要和核心的工艺技术。其中，嵌入式锗硅源漏技术(EmbeddingSiGe)被用来在沟道中产生单轴应力来提高PMOS晶体管的空穴迁移率，从而提高它的电流驱动能力。
现有技术的嵌入式锗硅源漏技术中，通过在PMOS晶体管源漏区域的硅衬底上刻蚀凹槽，选择性地外延生长锗硅层，因为锗硅晶格常数与硅不匹配，在垂直沟道的方向上硅晶格受到拉伸产生张应力，沿沟道方向硅晶格受到压缩产生压应力，可以提高PMOS晶体管的电流驱动能力。
但是，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升有限。
发明内容
本发明解决的问题是，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升有限。
为解决上述问题，本发明提出了一种半导体器件的形成方法。所述半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底上具有栅极结构；刻蚀所述栅极结构两侧的半导体衬底，形成第一凹槽；氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化层；去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。
可选地，所述第二凹槽的边缘比所述第一凹槽的边缘更靠近所述半导体器件的栅极结构下的沟道区域。
可选地，氧化所述第一凹槽暴露出的半导体衬底表面采用氧气快速热处理，其中，氧气的流量为5sccm～50sccm，氧化温度为700℃～1000℃。
可选地，氧化所述第一凹槽暴露出的半导体衬底采用HCl、H2O2和H2O的混合溶液，其中，HCl、H2O2和H2O的体积比为1:1:6～1:2:8，溶液温度为50℃～150℃。
可选地，所述氧化层的厚度为
可选地，去除所述氧化层采用包括NF3和NH3的气体。
可选地，所述半导体器件的形成方法还包括：在刻蚀所述栅极结构两侧半导体衬底前，形成覆盖所述栅极结构的保护层。
可选地，所述半导体器件的形成方法还包括：在所述第二凹槽内形成锗硅层。
可选地，所述半导体器件的形成方法还包括：在所述第二凹槽内形成锗硅层之前，采用氢气烘烤所述第二凹槽表面。
可选地，所述第一凹槽和/或第二凹槽为U型或者Σ型。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的半导体器件的形成方法中，在刻蚀栅极结构两侧的半导体衬底、形成第一凹槽之后，氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化层；接着去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。后续在所述第二凹槽内填充锗硅材料，由于所述第二凹槽的体积大于第一凹槽的体积，锗硅材料的体积变大，锗硅材料的边缘可以更靠近半导体器件栅极结构下的沟道区域，可以在半导体器件的沟道区域引入更大的应力，显著提升半导体器件的性能。此外，上述的氧化去除工艺还可以去除第一凹槽的刻蚀工艺在半导体衬底表面残留的杂质和对半导体衬底表面的损伤，所形成的第二凹槽的表面更清洁，有利于提升后续形成的锗硅材料的质量。
附图说明
图1-图5是本发明实施例的PMOS晶体管的形成过程中的中间结构示意图。
具体实施方式
由背景技术可知，现有技术的嵌入式锗硅源漏技术对半导体器件的性能提升有限。
本发明的发明人研究了现有技术的具有嵌入式锗硅源漏的PMOS晶体管的形成方法，发现现有技术中，在形成PMOS晶体管的栅极结构后，会刻蚀栅极结构两侧的半导体衬底，形成凹槽；再在所述凹槽内外延生长锗硅材料，通过锗硅晶格常数与硅不匹配，在沿沟道方向对沟道区域的硅晶格施加压应力，提高PMOS晶体管的性能。但是，现有技术中，在PMOS晶体管栅极结构两侧的半导体衬底中所形成的凹槽体积有限，填充进所述凹槽的锗硅材料也有限，锗硅材料离沟道的距离较远，对其产生的应力影响有限，对PMOS晶体管的性能提升也有限。
基于以上研究，本发明的发明人提出了一种半导体器件的形成方法，其中，在刻蚀栅极结构两侧的半导体衬底形成第一凹槽之后，进一步地，氧化所述第一凹槽暴露出的半导体衬底，形成氧化层，再去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于第一凹槽的体积。后续在所述第二凹槽中填充嵌入式源漏材料时，由于第二凹槽的体积更大，填充入第二凹槽的嵌入式源漏材料更多，更靠近半导体器件的沟道区域，能够在半导体器件栅极结构下的沟道区域引入更高的应力，对半导体器件性能的提升明显。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
下面以形成具有嵌入式锗硅源漏的PMOS晶体管为例，来说明本发明的半导体器件的形成方法。需要说明的是，本发明适用于形成其他任何需要在栅极结构两侧形成凹槽以填充嵌入式源漏材料的半导体器件。
参考图1，提供半导体衬底100，所述半导体衬底100上具有栅极结构120。
本实施例中，所述半导体衬底100为硅。在其他实施例中，所述半导体衬底100还可以为绝缘体上硅(SOI：SiliconOnInsulator)或者其他半导体材料。
所述半导体衬底100上具有栅极结构120。所述栅极结构120包括依次形成于所述半导体衬底100上的栅介质层121、栅电极层122、硬掩膜层123、和位于所述栅介质层121、栅电极层122和硬掩膜层123侧壁表面的侧墙124。在一些实施例中，所述栅介质层121为氧化硅，栅电极层122为多晶硅，硬掩膜层123为氮化硅，侧墙124为氮化硅、氧化硅或氮氧化硅。在一些实施例中，所述栅介质层121为高介电常数(高K)材料，栅电极122为金属材料，构成高K金属栅(HKMG)结构，有利于提高MOS晶体管的击穿电压，减小漏电流，提高晶体管性能。在一些实施例中，所述栅电极层122为伪栅，后续形成源漏区域后，需要去除伪栅，形成金属栅极。本发明对所述半导体衬底100上的栅极结构120的具体结构不作出限定。
本实施例中，所述半导体衬底100上还具有隔离结构110，所述隔离结构110可以为浅沟槽隔离结构或者局部氧化硅(LOCOS)。所述隔离结构110用于隔离半导体衬底100中的有源区域。本实施例中，被两个隔离结构110隔离起来形成的有源区域用于形成PMOS晶体管，所述有源区域具有N型阱区。本实施例以在该有源区域中形成共用源漏的两个PMOS晶体管为例来说明本发明的半导体器件的形成方法。
接着，参考图2，刻蚀所述栅极结构120两侧的半导体衬底100，形成第一凹槽130。
在一些实施例中，在刻蚀所述栅极结构120两侧的半导体衬底之前，还形成了覆盖所述栅极结构120的保护层(未图示)。所述保护层的材料为氧化硅、氮化硅或者氧化硅和氮化硅的堆叠结构，用于保护所述栅极结构120在刻蚀过程中免受损伤，以及防止污染。进一步地，所述保护层还可以在后续的锗硅外延过程中，作为外延选择层，避免锗硅材料外延形成在栅极结构120上造成电学互连。
本实施例中，以所述栅极结构120的侧墙和栅电极层上的硬掩膜层为掩膜刻蚀去除栅极结构120两侧的半导体衬底100，形成第一凹槽130。
在一些实施例中，采用干法刻蚀形成所述凹槽130，所述凹槽130的形状为U型。例如，采用反应离子刻蚀工艺形成所述凹槽130，刻蚀气体包括SF6、CF4、或CHF3等。
在一些实施例中，刻蚀后形成的凹槽130为Σ型，所述Σ型凹槽在凹槽的中部具有指向晶体管沟道区域的凸出的尖端，后续在所述Σ型凹槽内形成锗硅材料时，锗硅材料填充满整个凹槽，在所述凹槽凸出的尖端处的锗硅材料更靠近PMOS晶体管的沟道区域，可以增加在PMOS晶体管沟道区域引入的应力。在一具体实施例中，形成所述Σ型凹槽的工艺为：首先进行等离子体刻蚀，所述等离子体刻蚀的刻蚀气体包括HBr、O2、He、Cl2和NF3；在等离子体刻蚀后进行湿法刻蚀，所述湿法刻蚀工艺采用TMAH(四甲基氢氧化铵)溶液，TMAH溶液的温度为15℃～17℃，刻蚀时间为20秒～500秒。形成所述Σ型凹槽的刻蚀工艺还可以参考现有工艺，例如上述等离子体刻蚀后的湿法刻蚀还可以采用氢氧化钾溶液或者氨水溶液，在此不再赘述。
接着，参考图3，氧化所述第一凹槽130暴露出的半导体衬底100的表面，形成氧化层140。
在一些实施例中，氧化所述第一凹槽130暴露出的半导体衬底100的表面采用氧气快速热处理(RTP)，其中，氧气的流量为5sccm～50sccm，氧化温度为700℃～1000℃。
在一些实施例中，氧化所述第一凹槽130暴露出的半导体衬底100的表面采用HCl、H2O2和H2O的混合溶液，其中，HCl、H2O2和H2O的体积比为1:1:6～1:2:8，溶液温度为50℃～150℃。
本实施例中，所形成的氧化层140的厚度为例如，所述氧化层的厚度可以为或者
接着，参考图3和图4，去除所述氧化层140，形成第二凹槽150，所述第二凹槽150的体积大于所述第一凹槽130的体积。
本实施例中，去除所述氧化物140采用包括NF3和NH3的气体。在一些实施例中，采用包括NF3和NH3的气体去除所述氧化层140的工艺包括：刻蚀剂生成步骤，在刻蚀腔室中通入低功率的NF3和NH3气体的等离子体，所述NF3和NH3反应生成氟化铵NH4F和二氟化铵NH4F·HF刻蚀剂；刻蚀工艺步骤，NH4F和NH4F·HF在所述氧化层140表面冷凝，并优先与氧化物(SiO2)反应，形成固态的六氟硅铵(NH4)2SiF6和H2O；升华工艺步骤，加热刻蚀腔室，使所述氧化层140的温度升高到100摄氏度以上，使固态的六氟硅铵(NH4)2SiF6分解成气态的SiF4、NH3和HF，排出刻蚀腔室。
上述的采用NF3和NH3去除所述氧化层140的刻蚀方法是一种低强度的氧化物化学刻蚀方法，其与氩等离子体轰击工艺不同，可以在没有等离子体和离子轰击的环境下去除氧化物。由于所述氧化层140的厚度较小，通常为采用上述刻蚀方法去除所述氧化层140，可以在去除所述氧化层140的同时，降低对所述氧化层140下的半导体衬底100的影响。
在其他实施例中，去除所述氧化层140还可以采用HF溶液。
本实施例中，在去除所述氧化物140后，形成第二凹槽150，所述第二凹槽150的体积大于所述第一凹槽130的体积，且所述第二凹槽150的边缘(指靠近所述栅极结构120的边缘)比所述第一凹槽130的边缘(指靠近所述栅极结构120的边缘)更靠近所述半导体器件的栅极结构120下的沟道区域，后续在所述第二凹槽150内形成锗硅材料后，锗硅材料的体积更大且更靠近半导体器件的沟道区域，可以在半导体器件的沟道区域引入更大的应力，显著提升半导体器件的性能。
此外，本实施例中，由于在刻蚀工艺后氧化所述第一凹槽130暴露出的半导体衬底100的表面，再去除所形成的氧化层140，形成了新的第二凹槽150。该氧化和去除的工艺步骤可以去除刻蚀工艺残留在第一凹槽130表面的杂质和对半导体衬底100表面的损伤，所述第二凹槽150暴露出的清洁的半导体衬底100表面，有利于在后续工艺中形成低缺陷的锗硅层。
接着，参考图5，在所述第二凹槽150(同时参考图4)内形成锗硅层160。
在一些实施例中，在所述第二凹槽150内形成锗硅层前，还采用氢气烘烤所述第二凹槽150表面。氢气烘烤可以原位地去除第二凹槽150表面的杂质(如碳和氧)和缺陷，为后续形成锗硅层准备洁净的硅表面。在一具体实施例中，所述氢气烘烤的温度大于700℃。
在一些实施例中，在所述第二凹槽150内形成锗硅层160采用选择性外延工艺。所述选择性外延工艺可以为超高真空化学气相沉积(UHVCVD)或者分子束外延(MEB)。所述选择性外延工艺通过调节外延参数，利用外延材料在硅表面的吸附大于在氧化物或者氮化物表面的吸附来实现外延生长的选择性，在硅表面形成具有类似晶格排列的锗硅材料。在一实施例中，采用超高真空化学气相沉积工艺在所述第二凹槽150内形成锗硅层160，反应气体包括硅源气体和锗源气体，所述硅源气体为SiH4或者SiH2Cl2，流量为1sccm～1000sccm；所述锗源气体为GeH4，流量为1sccm～1000sccm；反应温度为500℃～800℃。
在选择性外延形成锗硅材料的工艺过程中，由于在所述半导体衬底100上的隔离结构110区域和栅极结构120区域的表面为氮化硅或者氧化硅，因此不会外延生长出锗硅材料，而仅在所述第二凹槽150暴露出的半导体衬底100表面上外延生长锗硅材料。
在一些实施例中，所述锗硅层160填充满所述第二凹槽150，其顶表面与所述隔离结构110的顶表面齐平。在另外一些实施例中，所述锗硅层160的顶表面也可以高于所述隔离结构110的顶表面。
所述锗硅层160的形状与所述第二凹槽150相匹配，可以为U型或者Σ型。由于锗硅材料晶格常数大于硅，因此，所述锗硅层160可以在PMOS晶体管的沟道区域引入压应力，提高PMOS晶体管的性能。与现有技术相比，本实施中，由于所述第二凹槽150的体积更大，所述锗硅层160的体积也更大，所述锗硅层160的边缘更靠近PMOS晶体管的沟道区域，可以在PMOS晶体管的沟道区域引入更大的应力，显著提高了PMOS晶体管的性能。
后续工艺中，还会在所述栅极结构120两侧区域进行源漏区注入，以及形成介质层、通孔和导电插塞等，具体工艺可参考现有工艺，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有栅极结构；
刻蚀所述栅极结构两侧的半导体衬底，形成第一凹槽；
氧化所述第一凹槽暴露出的半导体衬底表面，形成氧化层；
去除所述氧化层，形成第二凹槽，所述第二凹槽的体积大于所述第一凹槽的体积。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二凹槽的边缘比所述第一凹槽的边缘更靠近所述半导体器件的栅极结构下的沟道区域。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，氧化所述第一凹槽暴露出的半导体衬底表面采用氧气快速热处理，其中，氧气的流量为5sccm～50sccm，氧化温度为700℃～1000℃。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，氧化所述第一凹槽暴露出的半导体衬底采用HCl、H2O2和H2O的混合溶液，其中，HCl、H2O2和H2O的体积比为1:1:6～1:2:8，溶液温度为50℃～150℃。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述氧化层的厚度为
6.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述氧化层采用包括NF3和NH3的气体。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在刻蚀所述栅极结构两侧半导体衬底前，形成覆盖所述栅极结构的保护层。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在所述第二凹槽内形成锗硅层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，还包括：在所述第二凹槽内形成锗硅层之前，采用氢气烘烤所述第二凹槽表面。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一凹槽和/或第二凹槽为U型或者Σ型。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103390558A (zh) * | 2012-05-08 | 2013-11-13 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108520853A (zh) * | 2018-04-13 | 2018-09-11 | 上海华力集成电路制造有限公司 | 锗硅外延制造方法 |
| CN117613007A (zh) * | 2024-01-23 | 2024-02-27 | 湖北江城芯片中试服务有限公司 | 一种半导体结构的制备方法 |
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