CN103515238B - Nmos晶体管及形成方法、cmos结构及形成方法 - Google Patents

Nmos晶体管及形成方法、cmos结构及形成方法 Download PDF

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Abstract

一种NMOS晶体管及形成方法、CMOS结构及形成方法，所述NMOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的半导体衬底；对所述掩膜层暴露出的半导体衬底进行倾斜非晶化注入，在所述栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错；在所述栅极结构两侧的半导体衬底内形成源区和漏区。通过在栅极结构下方和两侧的半导体衬底内具有倒八字形的位错，所述位错能在沟道区产生拉伸应力，可以提高NMOS晶体管的沟道区中载流子的迁移率。

Description

NMOS晶体管及形成方法、CMOS结构及形成方法
技术领域
本发明涉及半导体制造技术，特别涉及一种NMOS晶体管及形成方法、CMOS结构及形成方法。
背景技术
众所周知，应力可以改变硅材料的能隙和载流子迁移率。随着硅材料压阻效应（PiezoresistanceEffect）的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术（StrainedSilicon）。
公开号为US2007/0196992A1的美国专利文献公开了一种具有锗硅和碳化硅源/漏区的应变硅CMOS晶体管，请参考图1，包括：半导体衬底10，所述半导体衬底10包括待形成NMOS晶体管的区域A和待形成PMOS晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开；位于所述半导体衬底区域A表面的栅极结构20，所述栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的类矩形结构的源/漏区25；位于所述半导体衬底区域B表面的栅极结构30，所述栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的类矩形结构的源/漏区35；其中所述半导体衬底区域A的源/漏区的材料为原位形成的碳化硅（SiC），所述半导体衬底区域B的源/漏区的材料为原位形成的锗硅（SiGe）。
对于NMOS晶体管而言，填充源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道产生拉伸应力（TensileStress），有利于提高电子的迁移率。
然而，利用现有技术提高栅极结构下方沟道区的应力有限，载流子的迁移率提高较小，对晶体管的性能提高有限。
发明内容
本发明解决的问题是提供一种NMOS晶体管及形成方法、CMOS结构及形成方法，通过在NMOS晶体管的沟道区形成位错，可以提高沟道区产生的拉伸应力。
为解决上述问题，本发明技术方案提供了一种NMOS晶体管的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的半导体衬底；以所述掩膜层为掩膜对所述掩膜层暴露出的半导体衬底进行倾斜非晶化注入，在所述栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错；在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区内掺杂有N型杂质离子。
可选的，所述退火工艺的具体参数包括：以He、N2、NH3、H2或D2作为保护气体，所述退火的温度范围为500~700摄氏度，退火时间范围为10~60分钟。
可选的，所述非晶化注入的角度范围为30°~45°。
可选的，所述掩膜层的厚度与所述掩膜层侧壁到栅极结构侧墙之间的间距的比值范围为0.75~1.73。
可选的，所述掩膜层的厚度小于栅极结构的厚度。
可选的，所述栅极结构包括位于半导体衬底表面的栅介质层，位于所述栅介质层表面的栅电极和位于所述栅介质层、栅电极侧壁表面的侧墙，其中，所述侧墙的宽度为所述栅电极的宽度的0.2~1。
可选的，形成非晶化区域后，还包括，去除所述掩膜层，并在所述栅极结构和半导体衬底表面形成拉伸应力层后，再对所述非晶化区域进行退火。
可选的，进行退火后，去除所述拉伸应力层。
可选的，所述非晶化注入的离子为硅离子或氩离子。
可选的，所述硅离子的注入能量范围为20~80keV，注入剂量范围为5E14~2E16atom/cm2。
可选的，所述非晶化注入包括第一非晶化注入和第二非晶化注入，通过调整半导体衬底和注入离子的角度，利用第一非晶化注入在栅极结构的一侧的半导体衬底内形成第一非晶化区域，所述第一非晶化区域的一端位于靠近所述栅极结构的半导体衬底表面，另一端位于所述栅极结构下方的半导体衬底内；通过调整半导体衬底和注入离子的角度，利用第二非晶化注入在栅极结构的另一侧的半导体衬底内形成第二非晶化区域，所述第二非晶化区域的一端位于靠近所述栅极结构的半导体衬底表面，另一端位于所述栅极结构下方的半导体衬底内。
可选的，所述掩膜层为光刻胶层或硬掩膜层。
可选的，所述掩膜层为无定形碳层。
本发明技术方案还提供了一种采用所述形成方法形成的NMOS晶体管，包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构两侧的半导体衬底内的源区和漏区，位于所述栅极结构下方和两侧的半导体衬底内的倒八字形的位错。
本发明技术方案还提供了一种CMOS结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括PMOS区域和与PMOS晶体管相对的NMOS区域，在所述NMOS区域表面形成第一栅极结构，在所述PMOS区域表面形成第二栅极结构；在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出第一栅极结构和第一栅极结构两侧的NMOS区域的半导体衬底；以所述掩膜层为掩膜对所述掩膜层暴露出的NMOS区域的半导体衬底进行倾斜非晶化注入，在所述第一栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错；在所述第一栅极结构两侧的半导体衬底内形成第一源区和第一漏区，所述第一源区和第一漏区内掺杂有N型杂质离子；在所述第二栅极结构两侧的半导体衬底内形成第二源区和第二漏区，所述第二源区和第二漏区内掺杂有P型杂质离子。
可选的，形成所述第一源区和第一漏区的具体工艺为：在所述第一栅极结构两侧的半导体衬底内形成两个第一开口，利用选择性外延工艺在所述第一开口内填充满碳化硅，且所述碳化硅内掺杂有N型杂质离子。
可选的，形成所述第二源区和第二漏区的具体工艺为：在所述第二栅极结构两侧的半导体衬底内形成两个第二开口，利用选择性外延工艺在所述第二开口内填充满锗硅，且所述锗硅内掺杂有P型杂质离子。
本发明技术方案还提供了一种采用所述形成方法形成的CMOS结构，包括：半导体衬底，所述半导体衬底包括PMOS区域和与PMOS区域相对的NMOS区域；位于所述NMOS区域表面的第一栅极结构，位于所述第一栅极结构两侧的半导体衬底内的第一源区和第一漏区，所述第一源区和第一漏区内掺杂有N型杂质离子；位于所述PMOS区域表面的第二栅极结构，位于所述第二栅极结构两侧的半导体衬底内的第二源区和第二漏区，所述第二源区和第二漏区内掺杂有P型杂质离子；位于所述第一栅极结构下方和两侧的半导体衬底内的倒八字形的位错。
与现有技术相比，本发明具有以下优点：
本发明实施例的NMOS晶体管在栅极结构下方和两侧的半导体衬底内具有倒八字形的位错，所述位错能在沟道区产生拉伸应力，可以提高NMOS晶体管的沟道区中载流子的迁移率。
本发明实施例的NMOS晶体管形成方法采用倾斜的非晶化注入工艺，以所述掩膜层为掩膜对所述掩膜层暴露出的半导体衬底进行倾斜非晶化注入，在所述第一栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错。由于所述非晶化注入为倾斜注入，且利用所述掩膜层为掩膜，使得形成的非晶化区域较窄，容易控制后续形成位错的位置，且所述位错是倾斜深入到沟道区中，更有利于提高沟道区的拉伸应力。
附图说明
图1是现有技术的一种具有锗硅和碳化硅源/漏区的应变硅CMOS晶体管的剖面结构示意图；
图2是本发明第一实施例的NMOS晶体管的形成方法的流程示意图；
图3至图8是本发明第一实施例的NMOS晶体管的形成过程的剖面结构示意图；
图9是本发明第二实施例的CMOS结构的形成方法的流程示意图；
图10至图16是本发明第二实施例的CMOS结构的形成过程的剖面结构示意图。
具体实施方式
由于现有应变硅技术对栅极结构下方的沟道区产生的应力提高有限，载流子的迁移率提高较小，对晶体管的性能提高有限，因此发明人经过研究，提出了一种NMOS晶体管及形成方法、CMOS结构及形成方法，所述NMOS晶体管中栅极结构下方和两侧的半导体衬底内具有倒八字形的位错，由于所述位错对NMOS晶体管的沟道区会产生拉伸应力，可以提高沟道区中载流子的迁移率，提高NMOS晶体管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
第一实施例
本发明第一实施例首先提供了一种NMOS晶体管的形成方法，请参考图2，为本发明实施例的NMOS晶体管的形成方法的流程示意图，具体包括：
步骤S101，提供半导体衬底，在所述半导体衬底表面形成栅极结构；
步骤S102，在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出栅极结构和栅极结构两侧的半导体衬底；
步骤S103，以所述掩膜层为掩膜对所述掩膜层暴露出的半导体衬底分别进行倾斜地非晶化注入，在所述栅极结构下方和两侧的半导体衬底内形成第一非晶化区域和第二非晶化区域；
步骤S104，对所述第一非晶化区域和第二非晶化区域进行退火，在所述倒八字形的第一非晶化区域和第二非晶化区域内形成位错；
步骤S105，在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区内掺杂有N型杂质离子。
具体的，请参考图3至图8，为本发明实施例的NMOS晶体管的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底100，在所述半导体衬底100表面形成栅极结构110。
所述半导体衬底100为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。所述半导体衬底100的晶向可以为[100]、[110]、[111]等。在本实施例中，所述半导体衬底100为硅衬底，所述硅衬底的晶向为[111]。所述半导体衬底100内还形成有浅沟槽隔离结构（未标示），用于电隔离相邻的器件。由于本领域技术人员可以根据需要合理地选择各种半导体衬底，因此，半导体衬底的具体类型不应限制本发明的保护范围。
所述栅极结构110为多晶硅栅极结构或金属栅极结构，具体包括位于半导体衬底表面的栅介质层，位于所述栅介质层表面的栅电极和位于所述栅介质层、栅电极侧壁表面的侧墙。
在本实施例中，所述栅极结构110为多晶硅栅极结构，具体包括：位于半导体衬底100表面的栅氧化层111，位于所述栅氧化层110表面的多晶硅栅电极112，位于所述栅氧化层111和多晶硅栅电极112侧壁表面的侧墙113，其中，所述侧墙113的宽度为所述多晶硅栅电极112的宽度的0.2~1。通过调节所述侧墙113的宽度，就可以控制后续形成的非晶化区域与多晶硅栅电极112的距离，控制后续形成位错与多晶硅栅电极112的距离，从而可以调整所述位错对多晶硅栅电极112下方的沟道区产生的拉伸应力的大小。
在其他实施例中，所述栅极结构还可以为金属栅极结构，当利用前栅工艺形成所述金属栅极结构时，所述栅极结构包括位于半导体衬底表面的垫氧化层、位于所述垫氧化层表面的高K栅介质层、位于所述高K栅介质层表面的功能层，位于所述功能层表面的金属栅电极；位于所述高K栅介质层、功能层、金属栅电极侧壁表面的侧墙。其中，所述侧墙的宽度为所述多晶硅栅电极的宽度的0.2~1。通过调节所述侧墙的宽度，就可以控制后续形成的非晶化注入区域与金属栅电极的距离，控制后续形成位错与金属栅电极的距离，从而可以调整所述位错对金属栅电极下方的沟道区产生的拉伸应力的大小。
在其他实施例中，当利用后栅工艺形成所述金属栅极结构时，所述栅极结构包括位于半导体衬底表面的垫氧化层、位于所述垫氧化层表面的高K栅介质层、位于所述高K栅介质层表面的刻蚀阻挡层，位于所述刻蚀阻挡层表面的多晶硅伪栅；位于所述高K栅介质层、刻蚀阻挡层、多晶硅伪栅侧壁表面的侧墙。在后续工艺中，去除所述多晶硅伪栅和刻蚀阻挡层，在两个侧墙之间形成开口，并在所述开口内形成功能层和位于所述功能层表面的金属栅电极。其中，所述侧墙的宽度为所述多晶硅伪栅的宽度的0.2~1。通过调节所述侧墙的宽度，就可以控制后续形成的非晶化注入区域与后续形成的金属栅电极的距离，控制后续形成位错与金属栅电极的距离，从而可以调整所述位错对金属栅电极下方的沟道区产生的拉伸应力的大小。
请参考图4，在所述半导体衬底100表面形成掩膜层120，所述掩膜层120暴露出栅极结构110和栅极结构110两侧的半导体衬底100。
所述掩膜层120为光刻胶层或硬掩膜层，所述硬掩膜层的材料为无定形碳、氧化硅、氮化钛、氮化钽、氮化硅、氮碳化硅、氮氧化硅等。在本实施例中，所述掩膜层120的材料为无定形碳，形成所述掩膜层120的具体工艺包括：利用真空电弧沉积工艺在所述半导体衬底100和栅极结构110表面形成无定形碳薄膜（未图示），利用化学气相沉积工艺在所述无定形碳薄膜表面形成氮氧化硅薄膜（未图示）；图形化所述氮氧化硅薄膜，以所述图形化的氮氧化硅薄膜为掩膜，刻蚀所述无定形碳薄膜，直到暴露出所述栅极结构110和栅极结构110两侧的半导体衬底100，且所述刻蚀后的无定形碳薄膜的侧壁与栅极结构侧壁之间具有一定的距离；去除所述图形化的氮氧化硅薄膜，所述刻蚀后的无定形碳层作为掩膜层120。
由于后续形成非晶化区域的离子注入是倾斜注入，而由于掩膜层和栅极结构的阻挡，可能形成非晶化区域的位置包括两个，其中一个位于栅极结构一侧且靠近栅极结构的半导体衬底内，另一个位于栅极结构另一侧且远离栅极结构的半导体衬底内。在本实施例中，所述掩膜层120的厚度小于所述栅极结构110的厚度，位于栅极结构与离子注入方向相对一侧的注入窗口大于位于栅极结构另一侧的注入窗口，通过调整所述倾斜角度和掩膜层侧壁与栅极结构侧墙之间的距离，可以使得一次非晶化注入只能形成位于与离子注入方向相对的一侧且靠近栅极结构的半导体衬底内的非晶化区域。在本发明实施例中，所述注入窗口为栅极结构两侧的半导体衬底表面非晶化注入的区域。
在本发明实施例中，由于后续非晶化注入的角度范围为30°~45°，所述掩膜层120的厚度与所述掩膜层120侧壁到栅极结构110侧墙之间的间距的比值范围为0.75~1.73，例如1、1.5等，使得即使以所述掩膜层120为掩膜层，所述非晶化注入仍能在靠近栅极结构的半导体衬底内形成倾斜的非晶化区域。且本实施例中所述掩膜层120的厚度与所述掩膜层120侧壁到栅极结构110侧墙之间的间距的比值的最小值为0.75，有利于形成较窄的非晶化区域，有利于控制后续形成的位错的位置。在其他实施例中，当非晶化注入的角度发生变化时，所述掩膜层的厚度与所述掩膜层侧壁到栅极结构侧墙之间的间距的比值也对应变化，使得非晶化注入能在靠近栅极结构的与离子注入方向相对一侧的半导体衬底内形成非晶化区域。
在其他实施例中，所述掩膜层的厚度还可以大于所述栅极结构的厚度，位于栅极结构与离子注入方向相背一侧的注入窗口大于位于栅极结构与离子注入方向相对一侧的注入窗口，使得一次非晶化注入能形成两个非晶化区域。
在其他实施例中，在所述半导体衬底表面形成掩膜层，所述掩膜层只暴露出栅极结构两侧的部分半导体衬底，所述掩膜层仍覆盖着所述栅极结构和半导体衬底表面的其他区域。由于位于半导体衬底表面的掩膜层的厚度小于栅极结构与位于栅极结构表面的掩膜层的总厚度，使得一次非晶化注入只能形成位于靠近栅极结构的与离子注入方向相对一侧的非晶化区域。
请参考图5和图6，以所述掩膜层120为掩膜对所述掩膜层120暴露出的半导体衬底100分别进行倾斜地非晶化注入，在所述栅极结构110下方和两侧的半导体衬底100内形成第一非晶化区域131和第二非晶化区域132。
所述非晶化注入的离子为硅离子或氩离子等。在本实施例中，所述倾斜非晶化注入的离子为硅离子，以SiH4作为反应前驱物，利用射频信号将所述SiH4形成的硅离子后注入到半导体衬底表面，注入的角度范围为30°~45°，所述硅离子的注入能量为50keV，注入剂量范围为2E15atom/cm2。其中，本发明实施例中的注入角度为非晶化注入方向与半导体衬底表面的法线方向之间夹角的锐角值。
在其他实施例中，所述硅离子的注入能量范围还可以为20~80keV，注入剂量范围还可以为5E14~2E16atom/cm2。
在本发明实施例中，所述非晶化注入的具体工艺包括：请参考图5，通过调整承载半导体衬底的承片台的倾斜角度，使得所述半导体衬底表面的法线方向与第一非晶化注入方向具有第一角度α，且所述第一非晶化注入方向在半导体衬底上的射影与沟道区载流子迁移的方向平行，利用所述第一非晶化注入，在靠近栅极结构第一侧115的半导体衬底100内形成第一非晶化区域131；请参考图6，通过调整承载半导体衬底的承片台的倾斜角度，使得所述半导体衬底表面的法线方向与第二非晶化注入方向具有第二角度β，所述第二角度β与第一角度α的大小相等，且所述第二非晶化注入方向在半导体衬底上的射影的方向与第一非晶化注入方向在半导体衬底上的射影的方向相反，利用所述第二非晶化注入，在靠近所述栅极结构第二侧116的半导体衬底100内形成第二非晶化区域132。
当利用所述第一非晶化注入工艺将离子倾斜注入到半导体衬底100时，由于掩膜层120和栅极结构110的阻挡，注入窗口变窄，所述第一非晶化注入只能注入到靠近所述栅极结构第一侧115的部分半导体衬底内，使得靠近所述栅极结构第一侧115的部分半导体衬底内的第一非晶化区域131较窄，由于后续形成的位错只能在第一非晶化区域131中形成，较窄的第一非晶化区域131有利于控制后续形成的位错的位置，从而可以更好的利用所述位错提高沟道区的应力作用。
当利用所述第二非晶化注入工艺将离子倾斜注入到半导体衬底100时，由于掩膜层120和栅极结构110的阻挡，注入窗口变窄，所述第二非晶化注入只能注入到靠近所述栅极结构第二侧116的部分半导体衬底内，使得靠近所述栅极结构第二侧116的部分半导体衬底内的第二非晶化区域132较窄，由于后续形成的位错只能在第二非晶化区域132中形成，较窄的第二非晶化区域132有利于控制后续形成的位错的位置，从而可以更好的利用所述位错提高沟道区的应力作用。
由于所述第一非晶化注入、第二非晶化注入为倾斜注入，所述第一非晶化区域131、第二非晶化区域132为倒八字形，所述第一非晶化区域131、第二非晶化区域132的一端位于靠近栅极结构110的半导体衬底100表面，所述第一非晶化区域131、第二非晶化区域132的另一端位于栅极结构110下方的半导体衬底100内。由于后续形成的位错只能形成于所述非晶化区域内，而本发明实施例形成的非晶化区域132较窄，更有利于控制位错形成的位置，使得位错的形状也为倒八字形，向沟道区延伸，有利于提高沟道区的拉伸应力。
请参考图7，对所述第一非晶化区域131和第二非晶化区域132进行退火，在所述倒八字形的第一非晶化区域131和第二非晶化区域132内形成位错140。
发明人发现，当非晶化注入使得注入区域的半导体衬底形成非晶态后，对所述非晶化区域进行退火工艺，使得所述非晶化的硅重结晶，在原来的第一非晶化区域131和第二非晶化区域132会形成位错，且所述位错会产生拉伸应力，使得沟道区的晶格受到拉伸作用，可以提高沟道区电子的迁移率，有利于提高NMOS晶体管的沟道区的饱和源漏电流。由于位错更容易在晶向方向形成，在本实施例中，所述硅衬底的晶向为[111]，晶向的方向与非晶化注入的方向较接近，更容易形成位错。
在本实施例中，所述退火工艺的具体参数包括：以He、N2、NH3、H2或D2（氢的同位素）作为保护气体，所述退火的温度范围为500~700摄氏度，退火时间范围为10~60分钟。
在本发明实施例中，在所述退火工艺之前，除去所述掩膜层120。除去所述掩膜层120的工艺包括干法刻蚀或湿法刻蚀，在本实施例中，当所述掩膜层120的材料为无定形碳时，采用含氧的等离子体对所述无定形碳层进行等离子体刻蚀。在其他实施例中，还可以在退火工艺后去除所述掩膜层。
在其他实施例中，在所述退火工艺之前，除去所述掩膜层，并在所述栅极结构表面和半导体衬底表面形成拉伸应力层，所述拉伸应力层为氧化硅层或氮化硅层，然后对所述第一非晶化区域和第二非晶化区域进行退火。由于所述拉伸应力层会对第一非晶化区域和第二非晶化区域的应力方向产生影响，利用所述拉伸应力层可以调整第一非晶化区域和第二非晶化区域内形成的位错的方向，有利于提高位错产生的拉伸应力。且所述拉伸应力层还有利于提高栅极结构下方的沟道区的晶格常数，提高NMOS晶体管的载流子的迁移速率。
请参考图8，在所述栅极结构110两侧的半导体衬底100内形成源区151和漏区152，所述源区151和漏区152内掺杂有N型杂质离子。
在本发明实施例中，形成所述源区151和漏区152的工艺为离子注入工艺，所述注入的杂质离子为N型杂质离子，包括磷、砷等。
在其他实施例中，形成所述源区151和漏区152的工艺包括：在所述栅极结构两侧的半导体衬底内形成第一开口，利用选择性外延工艺在所述第一开口内填充满碳化硅，所述碳化硅中原位掺杂有N型杂质离子，形成源区151和漏区152。
形成源区151和漏区152后，在所述源区151、漏区152和栅极结构110表面形成金属硅化物（未图示）。
本发明第一实施例还提供了一种利用上述形成工艺形成的NMOS晶体管，请参考图8，为本发明实施例的NMOS晶体管的剖面结构示意图，具体包括：半导体衬底100，位于所述半导体衬底100表面的栅极结构110，位于所述栅极结构110两侧的半导体衬底100内的源区151和漏区152，位于所述栅极结构110下方和两侧的半导体衬底100内的倒八字形的位错140。
第二实施例
本发明第二实施例还提供了一种CMOS结构的形成方法，请参考图9，为本发明实施例的CMOS结构的形成方法的流程示意图，具体包括：
步骤S201，提供半导体衬底，所述半导体衬底包括PMOS区域和与PMOS晶体管相对的NMOS区域，在所述NMOS区域表面形成第一栅极结构，在所述PMOS区域表面形成第二栅极结构；
步骤S202，在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出第一栅极结构和第一栅极结构两侧的NMOS区域的半导体衬底；
步骤S203，以所述掩膜层为掩膜对所述掩膜层暴露出的NMOS区域的半导体衬底进行倾斜非晶化注入，在所述第一栅极结构下方和两侧的半导体衬底内形成倒八字形的第一非晶化区域和第二非晶化区域；
步骤S204，对所述第一非晶化区域和第二非晶化区域进行退火，在所述倒八字形的第一非晶化区域和第二非晶化区域内形成位错；
步骤S205，在所述第一栅极结构两侧的半导体衬底内形成第一源区和第一漏区，所述第一源区和第一漏区内掺杂有N型杂质离子；
步骤S206，在所述第二栅极结构两侧的半导体衬底内形成第二源区和第二漏区，所述第二源区和第二漏区内掺杂有P型杂质离子。
具体的，请参考图10，提供半导体衬底200，所述半导体衬底200包括PMOS区域B和与PMOS晶体管相对的NMOS区域A，在所述NMOS区域A表面形成第一栅极结构211，在所述PMOS区域B表面形成第二栅极结构212。
所述半导体衬底200为硅衬底、锗衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。所述半导体衬底200的晶向可以为[100]、[110]、[111]等。在本实施例中，所述半导体衬底200为硅衬底，所述硅衬底的晶向为[111]。其中，所述NMOS区域A、PMOS区域B可以相邻设置，也可以相隔设置。由于本领域技术人员可以根据需要合理地选择各种半导体衬底，因此，半导体衬底的具体类型不应限制本发明的保护范围。
在本实施例中，所述第一栅极结构211和第二栅极结构212的结构相同，所述第一栅极结构211和第二栅极结构212可以采用同一形成工艺同时形成。在其他实施例中，所述第一栅极结构211和第二栅极结构212可以分开形成。所述第一栅极结构211和第二栅极结构212的结构请参考第一实施例中的栅极结构。
请参考图11，在所述半导体衬底200表面形成掩膜层220，所述掩膜层220暴露出第一栅极结构211和第一栅极结构211两侧的NMOS区域的半导体衬底200。
请参考图12，以所述掩膜层220为掩膜对所述掩膜层220暴露出的NMOS区域的半导体衬底200进行倾斜的第一非晶化注入，在所述第一栅极结构211下方和两侧的半导体衬底200内形成第一非晶化区域231。
请参考图13，以所述掩膜层220为掩膜对所述掩膜层220暴露出的NMOS区域的半导体衬底200进行倾斜的第二非晶化注入，在所述第一栅极结构211下方和两侧的半导体衬底200内形成第二非晶化区域232，所述第一非晶化区域231和第二非晶化区域232的形状为倒八字形。
请参考图14，去除所述掩膜层，对所述第一非晶化区域231和第二非晶化区域232进行退火，在所述倒八字形的第一非晶化区域231和第二非晶化区域232内形成位错240。
请参考图15，在所述第一栅极结构211两侧的半导体衬底200内形成第一源区251和第一漏区252，所述第一源区251和第一漏区252内掺杂有N型杂质离子。
由于图11到图15的关于形成CMOS结构中的NMOS晶体管的形成工艺与第一实施例中图4至图8的形成工艺相同，在此不作赘述。
请参考图16，在所述第二栅极结构212两侧的半导体衬底200内形成第二源区261和第二漏区262，所述第二源区261和第二漏区262内掺杂有P型杂质离子。
在本发明实施例中，形成所述第二源区261和第二漏区262的工艺为离子注入工艺，所述注入的杂质离子为P型杂质离子，包括硼、镓、铟等。
形成所述第二源区261和第二漏区262后，在所述第一源区251、第一漏区252、第二源区261、第二漏区262、第一栅极结构211、第二栅极结构212表面形成金属硅化物（未图示）。
在其他实施例中，形成所述第二源区261和第二漏区262的工艺包括：在所述栅极结构两侧的半导体衬底内形成第二开口，利用选择性外延工艺在所述第二开口内填充满锗硅，所述锗硅中原位掺杂有P型杂质离子，形成第二源区261和第二漏区262。
在本实施例中，先形成所述NMOS晶体管，再形成所述PMOS晶体管。在其他实施例中，还可以先形成所述PMOS晶体管，再形成所述NMOS晶体管
本发明第二实施例还提供了利用上述形成方法形成的CMOS结构，请参考图16，所述CMOS结构具体包括：半导体衬底200，所述半导体衬底200包括PMOS区域B和与PMOS区域B相对的NMOS区域A；位于所述NMOS区域A表面的第一栅极结构211，位于所述第一栅极结构211两侧的半导体衬底200内的第一源区251和第一漏区252，所述第一源区251和第一漏区252内掺杂有N型杂质离子；位于所述PMOS区域B表面的第二栅极结构212，位于所述第二栅极结构212两侧的半导体衬底200内的第二源区261和第二漏区262，所述第二源区261和第二漏区262内掺杂有P型杂质离子；位于所述第一栅极结构211下方和两侧的半导体衬底200内的倒八字形的位错240。
综上，本发明实施例的NMOS晶体管在栅极结构下方和两侧的半导体衬底内具有倒八字形的位错，所述位错能在沟道区产生拉伸应力，可以提高NMOS晶体管的沟道区中载流子的迁移率。
本发明实施例的NMOS晶体管形成方法采用倾斜的非晶化注入工艺，以所述掩膜层为掩膜对所述掩膜层暴露出的半导体衬底进行倾斜非晶化注入，在所述第一栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错。由于所述非晶化注入为倾斜注入，且利用所述掩膜层为掩膜，使得形成的非晶化区域较窄，容易控制后续形成位错的位置，且所述位错是倾斜深入到沟道区中，更有利于提高沟道区的拉伸应力。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种NMOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出栅极结构两侧的半导体衬底；
以所述掩膜层为掩膜对所述掩膜层暴露出的半导体衬底进行倾斜非晶化注入，在所述栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；
对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错，所述位错倾斜深入至NMOS晶体管的沟道区；
在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区内掺杂有N型杂质离子。
2.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述退火工艺的具体参数包括：以He、N2、NH3、H2或D2作为保护气体，所述退火的温度范围为500～700摄氏度，退火时间范围为10～60分钟。
3.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述非晶化注入的角度范围为30°～45°。
4.如权利要求3所述的NMOS晶体管的形成方法，其特征在于，所述掩膜层的厚度与所述掩膜层侧壁到栅极结构侧墙之间的间距的比值范围为0.75～1.73。
5.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述掩膜层的厚度小于栅极结构的厚度。
6.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述栅极结构包括位于半导体衬底表面的栅介质层，位于所述栅介质层表面的栅电极和位于所述栅介质层、栅电极侧壁表面的侧墙，其中，所述侧墙的宽度为所述栅电极的宽度的0.2～1。
7.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，形成非晶化区域后，还包括，去除所述掩膜层，并在所述栅极结构和半导体衬底表面形成拉伸应力层后，再对所述非晶化区域进行退火。
8.如权利要求7所述的NMOS晶体管的形成方法，其特征在于，进行退火后，去除所述拉伸应力层。
9.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述非晶化注入的离子为硅离子或氩离子。
10.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，所述硅离子的注入能量范围为20～80keV，注入剂量范围为5E14～2E16atom/cm2。
11.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述非晶化注入包括第一非晶化注入和第二非晶化注入，通过调整半导体衬底和注入离子的角度，利用第一非晶化注入在栅极结构的一侧的半导体衬底内形成第一非晶化区域，所述第一非晶化区域的一端位于靠近所述栅极结构的半导体衬底表面，另一端位于所述栅极结构下方的半导体衬底内；通过调整半导体衬底和注入离子的角度，利用第二非晶化注入在栅极结构的另一侧的半导体衬底内形成第二非晶化区域，所述第二非晶化区域的一端位于靠近所述栅极结构的半导体衬底表面，另一端位于所述栅极结构下方的半导体衬底内。
12.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述掩膜层为光刻胶层或硬掩膜层。
13.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述掩膜层为无定形碳层。
14.一种CMOS结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括PMOS区域和与PMOS晶体管相对的NMOS区域，在所述NMOS区域表面形成第一栅极结构，在所述PMOS区域表面形成第二栅极结构；
在所述半导体衬底表面形成掩膜层，所述掩膜层暴露出第一栅极结构和第一栅极结构两侧的NMOS区域的半导体衬底；
以所述掩膜层为掩膜对所述掩膜层暴露出的NMOS区域的半导体衬底进行倾斜非晶化注入，在所述第一栅极结构下方和两侧的半导体衬底内形成倒八字形的非晶化区域；
对所述非晶化区域进行退火，在所述倒八字形的非晶化区域内形成位错，所述位错倾斜深入至NMOS晶体管的沟道区；
在所述第一栅极结构两侧的半导体衬底内形成第一源区和第一漏区，所述第一源区和第一漏区内掺杂有N型杂质离子；
在所述第二栅极结构两侧的半导体衬底内形成第二源区和第二漏区，所述第二源区和第二漏区内掺杂有P型杂质离子。
15.如权利要求14所述的CMOS结构的形成方法，其特征在于，形成所述第一源区和第一漏区的具体工艺为：在所述第一栅极结构两侧的半导体衬底内形成两个第一开口，利用选择性外延工艺在所述第一开口内填充满碳化硅，且所述碳化硅内掺杂有N型杂质离子。
16.如权利要求14所述的CMOS结构的形成方法，其特征在于，形成所述第二源区和第二漏区的具体工艺为：在所述第二栅极结构两侧的半导体衬底内形成两个第二开口，利用选择性外延工艺在所述第二开口内填充满锗硅，且所述锗硅内掺杂有P型杂质离子。
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