CN103730420A - Cmos晶体管的制作方法 - Google Patents
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Abstract
一种CMOS晶体管的制作方法，包括：提供包括NMOS晶体管区域和PMOS晶体管区域的半导体衬底；在其上形成栅极结构；在NMOS晶体管区域的半导体衬底上形成掩膜层，形成PMOS晶体管LDD区；然后形成应力衬垫层，再在PMOS晶体管区域表面形成阻挡层，在NMOS晶体管区栅极结构两侧的半导体衬底内形成LDD区。本发明中，先进行PMOS晶体管的LDD离子注入，然后形成PMOS晶体管区域的应力衬垫层并进行原位掺杂，然后再进行NMOS晶体管的LDD离子注入，解决了现有技术的“前应力衬垫层工艺”中进行原位掺杂的过程中长时间的高温环境和LDD离子注入的效果会互相影响的问题。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种CMOS晶体管的制作方法。
背景技术
随着集成电路制造技术的发展，集成电路的特征尺寸不断减小；在此发展进程中，为了不对半导体器件造成损害，势必要将集成电路的工作电压也相应的不断减小。然而，为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是将应力施加于MOS晶体管上，从而引起晶格应变，以提高载流子（电子或者空穴）的迁移率；其中，在横向方向（即垂直电流方向）上施加的应力称为压应力，压应力可以提高空穴迁移率，适用于PMOS晶体管；在纵向方向（即在电流方向）上施加的应力称为张应力，张应力可以提高电子迁移率，适用于NMOS晶体管。
另外，由于NMOS晶体管的载流子是电子，且电子本身的迁移率相对PMOS晶体管的空穴而言要高，因此现有技术通常只在PMOS晶体管内的源/漏区形成以硅锗为材料的应力衬垫层，使晶体管沟道区的应力提高，进一步提高空穴的迁移率。因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，在PMOS晶体管的源/漏区形成硅锗（SiGe），可以引入由硅和锗硅之间晶格失配而形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。更多关于形成具有应力衬垫层的CMOS晶体管的信息可以参考公布号为CN101924107A中国发明申请。
现有技术中，一种在PMOS晶体管的形成具有应力衬垫层的CMOS晶体管的制作方法为：
请参考图1，提供半导体衬底10，所述半导体衬底10上具有STI（浅沟槽隔离）结构20，将半导体衬底10分为NMOS晶体管区域和PMOS晶体管区域；在所述NMOS晶体管区域和PMOS晶体管区域的半导体衬底10表面形成若干栅介质层11，在所述栅介质层11表面形成栅电极12，在所述栅电极12表面形成硬掩膜层15。接着，在紧邻所述栅介质层11和栅电极12两侧形成第一侧墙13；以第一侧墙13作为掩模，在NMOS晶体管区域和PMOS晶体管区域形成LDD（Lightly Doped Drain轻掺杂漏极）离子注入区；在第一侧墙13两侧形成第二侧墙14，所述第二侧墙14和硬掩膜层15的材料主要为氮化硅。
请参考图2，然后利用光刻胶保护NMOS晶体管区域（未图示），以所述硬掩膜层15和第二侧墙14为掩膜，干法刻蚀PMOS晶体管区域第二侧墙14两侧的半导体衬底10，形成开口16。
请参考图3，继续利用光刻胶保护NMOS晶体管区域（未图示），以所述硬掩膜层15和第二侧墙14为掩膜，湿法刻蚀图2所示的开口16，使所述开口16的侧壁向第二侧墙14下方的半导体衬底10内延伸，变成西格玛（sigma，Σ）形的开口16a。
请参考图4，于图3所示的开口16a内形成应力衬垫层17，所述应力衬垫层17为硅锗层；形成应力衬垫层17的方法为外延生长，并同时进行原位B掺杂，以减少应力衬垫层的电阻。
需要说明的是，在形成应力衬垫层17后，以所述硬掩膜层15和第二侧墙14为掩膜，对半导体衬底10内进行离子注入，形成源/漏区（未示出），并去除硬掩膜层15。
这种方式中，是在LDD离子注入之后形成应力衬垫层，被称为“后应力衬垫层工艺”，这种方式中由于应力衬垫层是在NMOS晶体管区域和PMOS晶体管区域的LDD离子注入的工艺之后形成的，而形成应力衬垫层必须要进行掺杂工艺，以能减小应力衬垫层的电阻，从而保持晶体管的正常工作。若采用形成好应力衬垫层后对其进行离子注入来掺杂，不容易实现均匀的掺杂，并且容易对源漏区形成干扰。相对而言，在通过外延形成应力衬垫层的同时，进行原位掺杂能够保证掺杂区只形成在应力衬垫层中，并且杂质浓度分布均匀。可是，NMOS晶体管区域和PMOS晶体管区域的LDD离子注入区均已经形成，而进行原位掺杂的过程需要在600℃~700℃的高温下持续进行1小时以上，这样长时间的高温环境会减弱NMOS晶体管中LDD离子注入的效果。
为了解决这个问题，现有工艺又提出了在LDD离子注入之前形成应力衬垫层的方法，相对应的，这种新的方式称为“前应力衬垫层工艺”。在“前应力衬垫层工艺”中，由于形成应力衬垫层是在LDD离子注入的工艺之前进行的，其锗硅外延生长工艺中需要经历的长时间的高温对NMOS器件中LDD离子注入的效果没有影响。可是由于原位掺杂的工艺稳定性比离子注入差，在离子注入之前进行原位掺杂会对后续离子注入的效果及稳定性造成很大的干扰。并且由于LDD离子注入深度比较浅，与应力衬垫层有重叠，其使得应力衬垫层的晶格结构被损伤，从而使得应力衬垫层施加在PMOS的沟道的应力会被后续的LDD离子注入减弱。总之，难以在LDD离子注入之前形成较好效果的应力衬垫层。
发明内容
本发明解决的问题是现有技术制作CMOS晶体管的过程中，采用“前应力衬垫层工艺”中形成PMOS晶体管中的应力衬垫层时进行原位掺杂和NMOS晶体管中LDD离子注入的效果会互相影响的问题。
为解决上述问题，本发明提供了一种CMOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域；
在所述半导体衬底上形成栅极结构；
在NMOS晶体管区域的半导体衬底上形成掩膜层，在PMOS晶体管区域栅极结构两侧的半导体衬底内形成PMOS晶体管LDD区；
在PMOS晶体管区域栅极结构两侧的半导体衬底内形成应力衬垫层；
在PMOS晶体管区域的栅极结构及应力衬垫层表面形成阻挡层，在NMOS晶体管区栅极结构两侧的半导体衬底内形成NMOS晶体管LDD区。
可选的，在形成NMOS晶体管LDD区后还包括步骤：
去除所述阻挡层；
在NMOS晶体管区域和PMOS晶体管区域的栅极结构两侧形成侧墙；
分别以NMOS晶体管区域和PMOS晶体管区域的栅极结构和侧墙为掩膜，分别在NMOS晶体管区域和PMOS晶体管区域形成源极和漏极。
可选的，在形成应力衬垫层之后，在PMOS晶体管区域的栅极结构及应力衬垫层表面形成阻挡层之前，还包括步骤：
在PMOS晶体管区域的栅极结构两侧形成侧墙；
以掩膜层和PMOS晶体管区域的栅极结构及侧墙为掩膜，在PMOS晶体管区域的半导体衬底内形成源极和漏极。
可选的，在NMOS晶体管区栅极结构两侧的半导体衬底内形成NMOS晶体管LDD区之后，还包括：
在NMOS晶体管区域的栅极结构两侧形成侧墙；
以阻挡层和NMOS晶体管区域的栅极结构及侧墙为掩膜，在NMOS晶体管区域的半导体衬底内形成源极和漏极。
可选的，在PMOS晶体管区域的半导体衬底内形成源极和漏极方法为离子注入，注入的离子为硼，离子注入的能量范围为20KeV~45KeV，离子注入的剂量范围为5E13/cm2到8E14/cm2。
可选的，在NMOS晶体管区域的半导体衬底内形成源极和漏极方法为离子注入，注入的离子为砷，离子注入的能量范围为90keV~200keV，离子注入的剂量范围为5E13/cm2到8E14/cm2。
可选的，形成PMOS晶体管LDD区的方法为离子注入，注入的离子为硼或铟；
当注入的离子为硼时，离子注入的能量范围为12keV~35keV，离子注入剂量范围为1E13/cm2~1E14/cm2；
当注入的离子为铟时，离子注入的能量范围为8keV~30keV，离子注入剂量范围为1E13/cm2~1E14/cm2。
可选的，形成NMOS晶体管LDD区的方法为离子注入，注入的离子为磷或砷；
注入的离子为磷时，离子注入的能量范围为5keV~10keV，离子注入的剂量范围为1E13/cm2~1E14/cm2；
注入的离子为砷时，离子注入的能量范围为5keV~15keV，离子注入的剂量范围为1E13/cm2到1E13/cm2。
可选的，在PMOS晶体管区域形成的所述应力衬垫层为西格玛形。
可选的，在PMOS晶体管区域形成的所述应力衬垫层的材料为SiGe。
可选的，在PMOS晶体管区域形成所述应力衬垫层的工艺为外延生长工艺。
可选的，形成所述应力衬垫层的同时进行原位P型离子掺杂。
可选的，所述P型离子为B，掺杂剂量小于1E22/cm2。
可选的，形成所述应力衬垫层的同时进行原位P型离子掺杂的工艺步骤中，温度设置为500℃~800℃。
可选的，所述形成所述应力衬垫层的方法包括：
进行干法刻蚀，以在PMOS晶体管区域的位于紧邻所述栅极结构两侧的半导体衬底内形成矩形开口；
进行湿法刻蚀，以将所述矩形开口的侧壁与半导体衬底的表面构成西格玛形开口，所述开口侧壁上的顶角向所述栅极结构下方的半导体衬底内延伸；
在所述西格玛形开口中生长SiGe。
可选的，在去除所述第三掩膜层之后，形成所述应力衬垫层之前，还包括在NMOS晶体管区域和PMOS晶体管区域形成保护层的步骤。
可选的，所述保护层为双层结构，靠近所述半导体衬底的一层为氧化硅，另一层为氮化硅。
与现有技术相比，本发明的技术方案具有以下优点：
由于本发明中，先进行PMOS晶体管的LDD离子注入，然后形成PMOS晶体管区域的应力衬垫层并进行原位掺杂，然后再进行NMOS晶体管的LDD离子注入的方式来制作在PMOS晶体管中具有应力衬垫层的CMOS晶体管。这样的方式解决了现有技术的“前应力衬垫层工艺”中进行原位掺杂的过程中长时间的高温环境和LDD离子注入的效果会互相影响的问题。并且，同时其还具有以下优点：
1）PMOS晶体管的LDD离子注入不会影响应力衬垫层对沟道施加的应力。
2）可以在PMOS晶体管的侧墙形成之前形成应力衬垫层，这样可以形成较大的应力衬垫层，并且形成的应力衬垫层能够较好的接近沟道区，产生较好的效果。
3）因为PMOS的离子注入和激活已经完成，即使这种应力衬垫层高于沟道的高度的工艺稳定性离子注入差很多，也不会影响PMOS LDD离子注入的效果，则在形成应力衬垫层时可以使应力衬垫层高度高于沟道高度，这样对减少漏电流和增加应力都有好处。
附图说明
图1至图4是现有技术中“后应力衬垫层工艺”形成CMOS晶体管的示意图；
图5至图14是本发明的实施例中提供的形成具有应力衬垫层的CMOS晶体的示意图。
具体实施方式
在现有技术提供的“后应力衬垫层工艺”和“前应力衬垫层工艺”两种方式中，对于CMOS晶体管的制作均有不同的影响。
根据上述的分析，本发明的发明人提出先进行PMOS晶体管的LDD离子注入，然后形成PMOS晶体管区域的应力衬垫层并进行原位掺杂，然后再进行NMOS晶体管的LDD离子注入的方式来制作在PMOS晶体管中具有应力衬垫层的CMOS晶体管。这样的方式避免上述“后应力衬垫层工艺”和“前应力衬垫层工艺”两种方式的缺点，又结合两者的优点。具体的，这样的方式的优点在于：
1）PMOS晶体管中通过外延生长形成应力衬垫层时需要经历的长时间的高温对NMOS晶体管的LDD离子注入不会造成影响。
2）因为PMOS的离子注入和激活已经完成，即使原位掺杂的工艺稳定性比离子注入差很多也不会影响PMOS离子注入的效果，则在PMOS晶体管中外延生长形成应力衬垫层的同时可以进行原位掺杂，工艺实施更方便。
3）PMOS晶体管的LDD离子注入不会影响应力衬垫层对沟道施加的应力。
4）可以在PMOS晶体管的第二侧墙形成之前形成应力衬垫层，这样可以形成较大的应力衬垫层，并且形成的应力衬垫层能够较好的接近沟道区，产生较好的效果。
5）因为PMOS的离子注入和激活已经完成，即使这种应力衬垫层高于沟道的高度的工艺稳定性离子注入差很多，也不会影响PMOS LDD离子注入的效果，则在形成应力衬垫层时可以使应力衬垫层高度高于沟道高度，这样对减少漏电流和增加应力都有好处。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
实施例一
如图5所示，提供半导体衬底100，所述半导体衬底100包括NMOS晶体管区域和PMOS晶体管区域；
所述NMOS晶体管区域和PMOS晶体管区域之间具有浅沟槽隔离结构（STI）210。所述半导体衬底为硅衬底或SOI衬底。所述NMOS晶体管区域和PMOS晶体管区域中分别包括即将形成的若干不同电学参数的NMOS晶体管或者PMOS晶体管。
继续参考如图5所示，在所述半导体衬底100上形成栅极结构；
所述栅极结构包括栅绝缘层110、栅介质层120。优选的，为了在后续工艺中保护所述栅极结构不受到损伤，这一步骤中还包括在所述栅极结构上形成硬掩膜层150。在本实施例中，所述栅绝缘层110为氧化硅，所述栅介质层120为多晶硅。所述硬掩膜层150为单层氮化硅薄膜或双层结构（未图示）。若为双层结构，其中紧贴所述栅介质层120的为氮化硅硬掩膜层，氮化硅硬掩膜层上为氧化硅硬掩膜层。
如图6所示，在PMOS晶体管区域的所述栅极结构的两侧形成第一掩膜层130；
在本实施例中，所述第一掩膜层为第一侧墙130，所述第一侧墙130作为后续对晶体管进行LDD离子注入的掩模。所述第一侧墙130的形成方式可以为在NMOS晶体管区域和PMOS晶体管区域淀积第一侧墙材料层，然后进行各向异性刻蚀形成第一侧墙130。所述各向异性刻蚀的刻蚀方向为竖直方向。侧墙形成工艺为本领域技术人员所熟知的工艺，在此不详细进行阐述。所述第一侧墙130可以为双层结构（未图示），紧贴所述栅极结构的为第一侧墙氮化硅层，第一侧墙氮化硅层外为第一侧墙氧化硅层。所述第一侧墙的厚度由LDD离子注入需要注入到的区域来决定，一般为1nm~10nm。
如图7所示，在NMOS晶体管区域的半导体衬底上形成第三掩膜层210，对PMOS晶体管区域进行LDD离子注入。然后去除所述第三掩膜层210（未图示）；
所述PMOS晶体管区域需要形成多种不同设计的电学参数的晶体管，不同设计的电学参数的晶体管需要的LDD离子注入不同，则在PMOS晶体管区域需要进行多次不同的LDD离子注入。故所述PMOS晶体管区域的LDD离子注入是在PMOS晶体管区域内分区域多次进行的。实际工艺操作中，也需要多次在PMOS晶体管区域形成掩模层（未图示），以每次保护不同的不需要进行LDD离子注入的PMOS管不被注入离子。
在本实施例中，所述第三掩膜层210为光刻胶，覆盖在所述NMOS晶体管区域和PMOS晶体管区域中不需要进行LDD离子注入的PMOS管。具体操作方法为：按照PMOS晶体管区域每次LDD离子注入的需要，多次形成不同的光刻胶图形。每次LDD离子注入完成之后都去掉之前的光刻胶，再采用光刻技术形成新的光刻胶，覆盖NMOS晶体管区域和PMOS晶体管区域中下次LDD离子注入不需要进行到的区域。所述LDD离子注入注入的离子为硼或铟；当注入的离子为硼时，离子注入的能量范围可以包括12keV~35keV，离子注入剂量范围可以包括1E13/cm2~1E14/cm2；当注入的离子为铟时，离子注入的能量范围可以包括8keV~30keV，离子注入剂量范围可以包括1E13/cm2~1E14/cm2。
当所有的PMOS晶体管区域中的LDD离子注入都进行完后，去除光刻胶（第三掩膜层210）。
在PMOS晶体管区域的位于紧邻所述栅极结构两侧的半导体衬底内形成应力衬垫层；
本步骤需要在PMOS晶体管区域形成应力衬垫层，所述应力衬垫层的材质为SiGe，其生长工艺为外延生长工艺。
在形成应力衬垫层之前需要在半导体衬底上形成形成保护层；因为在外延生长工艺的环境下，暴露出半导体硅衬底的地方都会生长出和衬底晶向一致的锗硅衬垫层来。为了避免生长应力衬垫层时在暴露出NMOS半导体衬底的地方生长出不需要的SiGe，需要在NMOS区域的半导体衬底100上形成严密的保护层，毫无遗漏的覆盖所述NMOS区域的半导体衬底100。如图8所示，在半导体衬底100和第一掩膜层130以及硬掩膜层150的表面形成保护层，所述保护层包括单层氮化硅薄膜或由氧化硅层141和氮化硅层142组成的双层薄膜。
然后可以进行形成应力衬垫层的工艺操作，具体包括：
1）进行干法刻蚀，以在PMOS晶体管区域的位于紧邻所述栅极结构两侧的半导体衬底内形成矩形开口，形成结构如图9所示；
具体的，本步骤还包括在NMOS晶体管区域形成光刻胶300，保护NMOS晶体管区域在后续的刻蚀中不被损伤。然后，采用各向异性的等离子体干法刻蚀工艺进行刻蚀，所述刻蚀的刻蚀方向为垂直半导体衬底100的表面。在PMOS晶体管区域的半导体衬底10中紧邻栅极结构120的地方形成矩形开口26。在所述刻蚀中，PMOS晶体管区域表面和半导体衬底100表面方向平行的保护层也被刻蚀掉，在所述栅极结构120和硬掩膜层150的两侧还具有部分的氧化硅层141和氮化硅层142。
2）进行湿法刻蚀，以将所述矩形开口的侧壁与半导体衬底的表面构成西格玛形的开口，所述开口侧壁上的顶角向所述栅极结构下方的半导体衬底内延伸，形成结构如图10所示；
对干法刻蚀后的开口进行湿法刻蚀，使所述开口26靠近沟道区的顶角向沟道区延伸，形成西格玛形的开口27。所述西格玛形的开口202用于在后续工艺中形成应力衬垫层；由于所述西格玛形的开口202的顶角向沟道区延伸，因此距离沟道区的更近，使所形成的晶体管的沟道区的迁移率提高，晶体管的性能良好。
3）在所述西格玛形的开口中生长SiGe，形成结构如图11所示。
所述应力衬垫层160的形成工艺为外延生长工艺，所述外延生长工艺使形成的应力衬垫层160的晶格较好，且晶体内的杂质较少。并且该工艺易于精确控制，可方便快捷的调整形成膜层中组分和掺杂浓度。所述应力衬垫层的材料为SiGe，所述应力衬垫层的外延沉积工艺的参数为：硅源气体SiH4或SiH2Cl2，锗源气体SiH4或SiH2Cl2和载气氢气，所述硅源气体和锗源气体的流量为1sccm~1000sccm，所述载气的流量为0.1slm~50slm，温度为500℃~800℃，压强为1~100Torr。在生长应力衬垫层的同时还包括进行原位掺杂，所述原位掺杂为原位P型离子掺杂，所述P型离子为B，掺杂剂量小于1E22/cm2。
所述形成的SiGe应力衬垫层的晶格常数比硅大，能够使应力衬垫层施加于沟道区的应力更大，从而使所形成的晶体管内载流子的迁移率提高；由于所述SiGe应力衬垫层材料的晶格常数远大于作为半导体衬底100材料的晶格常数，因此由晶格间的失配所产生的应力更大，使所形成的晶体管的载流子迁移率提高，晶体管的性能更好。
如图12所示，所述应力衬垫层形成好之后，还包括把NMOS晶体管区域的光刻胶层、保护层以及第一掩模层130两侧的氧化硅层141和氮化硅层142去除干净。
再参考图13所示，在PMOS晶体管区域形成第四掩膜层，对NMOS晶体管区域进行LDD离子注入，去除所述第四掩膜层。在本实施例中所述第四掩膜层为光刻胶。
实际中，和PMOS晶体管区域类似的，所述NMOS晶体管区域需要形成多种不同设计的电学参数的晶体管，不同设计的电学参数的晶体管需要的LDD离子注入不同，则在NMOS晶体管区域需要进行多次不同的LDD离子注入。故所述NMOS晶体管区域的LDD离子注入是在NMOS晶体管区域内分区域多次进行的。实际工艺操作中，也需要多次在NMOS晶体管区域形成掩模层（未图示），以每次保护不同的不需要进行LDD离子注入的NMOS管不被注入离子。所述NMOS晶体管区域的LDD离子注入中，注入的离子为磷或砷；当注入的离子为磷时，离子注入的能量范围为5keV~10keV，离子注入的剂量范围为1E13/cm2~1E14/cm2；注入的离子为砷时，离子注入的能量范围为5keV~15keV，离子注入的剂量范围可以为1E13/cm2到1E13/cm2。
PMOS晶体管区域和NMOS晶体管区域的光刻胶得一起形成和一起去除。具体操作方法为：按照NMOS晶体管区域每次LDD离子注入的需要，多次形成不同的光刻胶图形。每次LDD离子注入完成之后都去掉之前的光刻胶，再采用光刻技术形成新的光刻胶，覆盖PMOS晶体管区域和NMOS晶体管区域中下次LDD离子注入不需要进行到的区域。当所有的NMOS晶体管区域中的LDD离子注入都进行完后，去除光刻胶（第四掩膜层210）。
在完成上述步骤之后，还包括在NMOS晶体管区域和PMOS晶体管区域形成第二掩膜层170，所述第二掩膜层170为第二侧墙，然后分别进行NMOS晶体管和PMOS晶体管的源漏掺杂，所述源漏掺杂也为分别对NMOS晶体管区域和PMOS晶体管区域进行，具体为，先在NMOS晶体管区域或PMOS晶体管区域形成掩模层，对另一个区域进行离子注入，并且在每个区域按照晶体管不同设计的电学参数，多次对不同晶体管进行不同的离子注入。其中，在NMOS晶体管区域的半导体衬底中进行形成源漏极的离子注入中，注入的离子为砷，能量范围为90keV~200keV，剂量为5E13/cm2到8E14/cm2。所述在PMOS晶体管区域的半导体衬底中进行形成源漏极的离子注入中，注入的离子为硼，能量为20KeV~45KeV，剂量为5E13/cm2到8E14/cm2。
在NMOS晶体管和PMOS晶体管的源漏掺杂均完成后，进行去除硬掩膜层150等步骤，以最终形成完整的晶体管的结构，如图14所示。
实施例二
在本实施例中，在PMOS晶体管区域形成好应力衬垫层之后，进行PMOS晶体管区域的源漏极的离子注入，然后再进行NMOS晶体管的LDD离子注入和源漏极离子注入。具体的，本实施例中的工艺步骤包括：
提供半导体衬底，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域；
在所述半导体衬底上形成栅极结构；
在PMOS晶体管区域的所述栅极结构的两侧形成掩膜层，对PMOS晶体管区域进行LDD离子注入；
在PMOS晶体管区域栅极结构两侧的半导体衬底内形成应力衬垫层；
在PMOS晶体管区域的栅极结构两侧形成侧墙；
以掩膜层和PMOS晶体管区域的栅极结构及侧墙为掩膜，在PMOS晶体管区域的半导体衬底内形成源极和漏极；
在PMOS晶体管区域的栅极结构及应力衬垫层表面形成阻挡层；
在NMOS晶体管区栅极结构两侧的半导体衬底内形成NMOS晶体管LDD区；
在NMOS晶体管区域的栅极结构两侧形成侧墙；
以阻挡层和NMOS晶体管区域的栅极结构及侧墙为掩膜，在NMOS晶体管区域的半导体衬底内形成源极和漏极。
在本实施例中，所述LDD离子注入和形成源漏极的离子注入的工艺参数，以及其它实施例一相同工艺步骤的操作和实施例一相似。本领域技术人员能够从实施例一中推知本实施例的具体操作，在此不详细累述。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (17)
1.一种CMOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括NMOS晶体管区域和PMOS晶体管区域；
在所述半导体衬底上形成栅极结构；
在NMOS晶体管区域的半导体衬底上形成掩膜层，在PMOS晶体管区域栅极结构两侧的半导体衬底内形成PMOS晶体管LDD区；
在PMOS晶体管区域栅极结构两侧的半导体衬底内形成应力衬垫层；
在PMOS晶体管区域的栅极结构及应力衬垫层表面形成阻挡层，在NMOS晶体管区域栅极结构两侧的半导体衬底内形成NMOS晶体管LDD区。
2.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在形成NMOS晶体管LDD区后还包括步骤：
去除所述阻挡层；
在NMOS晶体管区域和PMOS晶体管区域的栅极结构两侧形成侧墙；
分别以NMOS晶体管区域和PMOS晶体管区域的栅极结构和侧墙为掩膜，分别在NMOS晶体管区域和PMOS晶体管区域形成源极和漏极。
3.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在形成应力衬垫层之后，在PMOS晶体管区域的栅极结构及应力衬垫层表面形成阻挡层之前，还包括步骤：
在PMOS晶体管区域的栅极结构两侧形成侧墙；
以掩膜层和PMOS晶体管区域的栅极结构及侧墙为掩膜，在PMOS晶体管区域的半导体衬底内形成源极和漏极。
4.如权利要求3所述的CMOS晶体管的制作方法，其特征在于，在NMOS晶体管区域栅极结构两侧的半导体衬底内形成NMOS晶体管LDD区之后，还包括步骤：
在NMOS晶体管区域的栅极结构两侧形成侧墙；
以阻挡层和NMOS晶体管区域的栅极结构及侧墙为掩膜，在NMOS晶体管区域的半导体衬底内形成源极和漏极。
5.如权利要求2或3所述的CMOS晶体管的制作方法，其特征在于，在PMOS晶体管区域的半导体衬底内形成源极和漏极方法为离子注入，注入的离子为硼，离子注入的能量范围为20KeV~45KeV，离子注入的剂量范围为5E13/cm2到8E14/cm2。
6.如权利要求2或4所述的CMOS晶体管的制作方法，其特征在于，在NMOS晶体管区域的半导体衬底内形成源极和漏极方法为离子注入，注入的离子为砷，离子注入的能量范围为90keV~200keV，离子注入的剂量范围为5E13/cm2到8E14/cm2。
7.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，形成PMOS晶体管LDD区的方法为离子注入，注入的离子为硼或铟；
当注入的离子为硼时，离子注入的能量范围为12keV~35keV，离子注入剂量范围为1E13/cm2~1E14/cm2；
当注入的离子为铟时，离子注入的能量范围为8keV~30keV，离子注入剂量范围为1E13/cm2~1E14/cm2。
8.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，形成NMOS晶体管LDD区的方法为离子注入，注入的离子为磷或砷；
注入的离子为磷时，离子注入的能量范围为5keV~10keV，离子注入的剂量范围为1E13/cm2~1E14/cm2；
注入的离子为砷时，离子注入的能量范围为5keV~15keV，离子注入的剂量范围为1E13/cm2到1E13/cm2。
9.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在PMOS晶体管区域形成的所述应力衬垫层为西格玛形。
10.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在PMOS晶体管区域形成的所述应力衬垫层的材料为SiGe。
11.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在PMOS晶体管区域形成所述应力衬垫层的工艺为外延生长工艺。
12.如权利要求11所述的CMOS晶体管的制作方法，其特征在于，形成所述应力衬垫层的同时进行原位P型离子掺杂。
13.如权利要求12所述的CMOS晶体管的制作方法，其特征在于，所述P型离子为B，掺杂剂量小于1E22/cm2。
14.如权利要求12所述的CMOS晶体管的制作方法，其特征在于，形成所述应力衬垫层的同时进行原位P型离子掺杂的工艺步骤中，温度设置为500℃~800℃。
15.如权利要求1所述的CMOS晶体管的制作方法，其特征在于，在PMOS晶体管区域形成所述应力衬垫层的方法包括：
进行干法刻蚀，以在PMOS晶体管区域的位于紧邻所述栅极结构两侧的半导体衬底内形成矩形开口；
进行湿法刻蚀，以将所述矩形开口的侧壁与半导体衬底的表面构成西格玛形开口，所述开口侧壁上的顶角向所述栅极结构下方的半导体衬底内延伸；
在所述西格玛形开口中生长SiGe。
16.如权利要求15所述的CMOS晶体管的制作方法，其特征在于，在去除所述第三掩膜层之后，形成所述应力衬垫层之前，还包括在NMOS晶体管区域和PMOS晶体管区域形成保护层的步骤。
17.如权利要求16所述的CMOS晶体管的制作方法，其特征在于，所述保护层为双层结构，靠近所述半导体衬底的一层为氧化硅，另一层为氮化硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140416 |
|
| RJ01 | Rejection of invention patent application after publication |