CN111370372A - Cmos集成器件的制作方法 - Google Patents

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Abstract

本申请涉及集成电路制作方法技术领域，具体涉及一种CMOS集成器件的制作方法。包括：制作集成有N型器件和P型器件的半导体器件；在所述半导体器件表面涂覆光刻胶；打开所述核心PMOS管所在区域和所述第一电压输入输出NMOS管所在区域上的光刻胶，分别形成第一注入窗口和第二注入窗口；向所述第一注入窗口和所述第二注入窗口中进行第一LDD离子注入和第一袋状离子注入；在所述核心PMOS管栅极结构两侧的衬底上形成第一超浅结和第一袋状结构，在所述第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结后，去除所述半导体器件表面的光刻胶。本申请能够使得在制作集成I/O MOS器件和核心MOS器件的CMOS时，即不增加光刻过程，又能保证各器件的性能。

Description

CMOS集成器件的制作方法
技术领域
本申请涉及集成电路制作方法技术领域，具体涉及一种CMOS集成器件的制作方法。
背景技术
随着集成电路制造技术的不断发展，对芯片集成度的要求也不断提高，在通过CMOS工艺平台制作的芯片中，要求同时集成有核心MOS器件(core MOS devices)和输入/输出MOS器件(I/O MOS devices)。尤其对于输入/输出MOS器件，在通过CMOS工艺平台制作的芯片中要求集成有多个，且多个输入/输出MOS器件需要具有不同的工作电压，以满足芯片适应性的需要。例如需要同时提供工作电压为3.3V和5V的输入/输出MOS器件，或者工作电压为2.5V和5V的输入/输出MOS器件。
然而，对于以上具有不同工作电压的输入/输出MOS器件，其对制作工艺的要求是不同的，若且工艺之间兼容性较差，若单独制作则会使得光刻次数增多工艺成本增加。
以制作集成有核心MOS器件的芯片和工作电压为3.3V和5V的输入/输出MOS器件为例。工作电压为5V的输入/输出NMOS器件，其热电子注入效应(Hot Carrier Injection，HCI)比较严重，需要单独的、较大能量的、中等剂量的轻掺杂源漏(Lightly Doped Drain，LDD)磷注入，但是对于工作电压为3.3V的输入/输出NMOS器件，其由于沟道较短，若进行上述程度的LDD磷注入，则会造成沟道的穿通。对于PMOS器件则无需考虑HCI，但是对于工作电压为5V的输入/输出PMOS器件，若不进行PLDD，则会产生严重的栅压，从而引起栅诱导漏端漏电((Gate Induced Drain Leakage，GIDL)，而由于工作电压为3.3V的输入/输出PMOS器件电压较低，其GIDL效应较轻，因此可以不进行PLDD。从以上例子可以看出，3.3V/5V的输入/输出NMOS器件或3.3V/5V的输入/输出PMOS器件在工艺上较难兼容。
发明内容
本申请提供了一种CMOS集成器件的制作方法，可以解决相关技术中多种电压输入输出器件与核心MOS器件制作工艺难兼容的问题。
一方面，本申请实施例提供了一种CMOS集成器件的制作方法，包括：
制作集成有N型器件和P型器件的半导体器件，所述核心N型器件包括NMOS管、第一电压输入输出NMOS管、第二电压输入输出NMOS管，所述P型器件包括核心PMOS管、第一电压输入输出PMOS管和第二电压输入输出PMOS管的半导体器件；
在所述半导体器件表面涂覆光刻胶；
打开所述核心PMOS管所在区域和所述第一电压输入输出NMOS管所在区域上的光刻胶，分别形成第一注入窗口和第二注入窗口；
向所述第一注入窗口和所述第二注入窗口中进行第一LDD离子注入和第一袋状离子注入；
在所述核心PMOS管栅极结构两侧的衬底上形成第一超浅结和第一袋状结构，在所述第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结后，去除所述半导体器件表面的光刻胶。
可选的，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
打开所述核心NMOS管所在区域和所述第二电压输入输出PMOS管所在区域上的光刻胶，分别形成第三注入窗口和第四注入窗口；
向所述第三注入窗口和所述第四注入窗口中进行第二LDD离子注入和第二袋状离子注入；
在所述核心NMOS管栅极结构两侧的衬底上形成第三超浅结和第二袋状结构，在所述第二电压输入输出PMOS管栅极结构两侧的衬底上形成第四超浅结后，去除所述半导体器件表面的光刻胶。
可选的，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
打开所述第二电压输入输出NMOS管所在区域上的光刻胶，形成第五注入窗口；
向所述第五注入窗口中进行第三LDD离子注入；
在所述第二电压输入输出NMOS管栅极结构两侧的衬底上形成第五超浅结后，去除所述半导体器件表面的光刻胶。
可选的，在N型器件和P型器件栅极结构的两侧制作侧墙。
可选的，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述N型器件所在区域上的光刻胶，形成第六注入窗口；
向所述第六注入窗口中进行漏源离子注入；
在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
可选的，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述P型器件所在区域上的光刻胶，形成第七注入窗口；
向所述第七注入窗口中进行漏源离子注入；
在所述P型器件栅极结构两侧的衬底中形成漏极和源极结后，去除所述半导体器件表面的光刻胶。
可选的，所述制作集成有N型器件和P型器件的半导体器件，包括：
提供半导体衬底；
在所述半导体衬底中制作阱区，所述阱区包括P型阱区和N型阱区；
在所述P型阱区和N型阱区之间形成浅沟槽；
在所述半导体衬底的上表面上沉积形成栅绝缘层；
在所述栅绝缘层上沉积多晶硅；
刻蚀所述多晶硅，在所述P型阱区上形成N型器件栅极结构，所述N型器件栅极结构包括：核心NMOS栅极结构、第一电压NMOS栅极结构和第二电压NMOS栅极结构；在所述N型阱区上形成P型器件栅极结构，所述P型器件栅极结构包括：核心PMOS栅极结构、第一电压PMOS栅极结构和第二电压PMOS栅极结构。
可选的，所述在所述半导体衬底的上表面上沉积形成栅绝缘层的步骤中：
位于所述核心NMOS栅极结构和核心PMOS栅极结构下的栅绝缘层，厚度范围为：10A～50A；
位于所述第一电压NMOS栅极结构、第二电压NMOS栅极结构、第一电压PMOS栅极结构和第二电压PMOS栅极结构下的栅绝缘层，厚度范围为：70A～200A。
本申请技术方案，至少包括如下优点：能够使得在制作集成I/O MOS器件和核心MOS器件的CMOS时，即不增加光刻过程，又能保证各器件的性能。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例1中在步骤S11完成后形成的结构示意图；
图2是本申请实施例1中在步骤S12至S14完成后形成的结构示意图；
图3是本申请实施例1中在步骤S21至S23完成后形成的结构示意图；
图4是本申请实施例1中在步骤S31至S33完成后形成的结构示意图；
图5是本申请实施例1中在步骤S41至S53完成后形成的结构示意图；
图6是本申请实施例1中在步骤S61至S63完成后形成的结构示意图。
100.P型半导体衬底，210.P型阱区，220.N型阱区，310.核心MOS管区域中的栅绝缘层，320.输入输出MOS管区域中的栅绝缘层320，410.核心NMOS栅极结构，420.第一电压NMOS栅极结构，430.第二电压NMOS栅极结构，510.核心PMOS栅极结构，520.第一电压PMOS栅极结构，530.第二电压PMOS栅极结构，600.浅沟槽，710.第一光刻胶，720.第二光刻胶，730.第三光刻胶，740.第四光刻胶，750.第五光刻胶，810.第一注入窗口，820.第二注入窗口，830.第三注入窗口，840.第四注入窗口，850.第五注入窗口，860.第六注入窗口，870.第七注入窗口，910.第一超浅结，920.第二超浅结，930.第三超浅结，940.第四超浅结，950.第五超浅结，1001.第一袋状结构，1002.第二袋状结构。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请提供的CMOS集成器件具体为集成I/O MOS器件和核心MOS器件的CMOS制作方法，包括以下实施例。
实施例1：
本实施例包括以下步骤：
S11：制作集成有N型器件和P型器件的半导体器件。所述N型器件包括核心NMOS管、第一电压输入输出NMOS管、第二电压输入输出NMOS管，所述P型器件包括核心PMOS管、第一电压输入输出PMOS管和第二电压输入输出PMOS管的半导体器件。
参照图1，制作上述半导体器件的过程包括以下步骤：S111：提供P型半导体衬底100；S112：在P型半导体衬底100中制作阱区，所述阱区包括P型阱区210和N型阱区220；P型阱区210和N型阱区220在纵向方向上，均从P型半导体衬底100的上表面向下延伸；S113：在所述P型阱区210和N型阱区220之间形成浅沟槽600，该浅沟槽600用于将P型阱区210和N型阱区220隔离；S114：在P型半导体衬底100的上表面上沉积形成栅绝缘层，刻蚀栅绝缘层，使得在核心MOS管区域中的栅绝缘层310的厚度为10A～50A，在输入输出MOS管区域中的栅绝缘层320厚度为70A～200A，所述核心MOS管区域包括形成核心NMOS管的区域和形成核心PMOS管的区域，所述输入输出MOS管区域包括形成第一电压输入输出NMOS管的区域、第二电压输入输出NMOS管的区域、第一电压输入输出PMOS管的区域和第二电压输入输出PMOS管的区域；S115：在所述栅绝缘层上沉积多晶硅；S116：刻蚀所述多晶硅，使得在P型阱区210上形成N型器件栅极结构，所述N型器件栅极结构包括：核心NMOS栅极结构410、第一电压NMOS栅极结构420和第二电压NMOS栅极结构430；在所述N型阱区220上形成P型器件栅极结构，所述P型器件栅极结构包括：核心PMOS栅极结构510、第一电压PMOS栅极结构520和第二电压PMOS栅极结构530。
S12：在以上步骤所形成的半导体器件表面涂覆第一光刻胶710。
S13：打开核心PMOS管所在区域和所述第一电压输入输出NMOS管所在区域上的光刻胶，分别形成第一注入窗口810和第二注入窗口820。
S14：参照图2，进行第一LDD离子注入和第一袋状离子注入；由于半导体器件表面被光刻胶覆盖，因此第一LDD离子注入和第一袋状离子注入，仅能够向第一注入窗口810和所述第二注入窗口820中进行。
进行第一LDD离子注入和第一袋状离子注入的先后顺序无要求，即可以先进行第一LDD离子注入再进行第一袋状离子注入，也可以先进行第一袋状离子注入再进行第一LDD离子注入。第一次LDD离子注入和第一袋状离子注入的离子注入的能量，需满足形成核心PMOS管栅极结构两侧的衬底上的第一超浅结910和第一袋状结构1001即可。
由于，对于能够使得核心PMOS器件形成第一超浅结910的第一LDD离子注入，其离子注入的能量较小，并且在第一电压输入输出NMOS管区域中的栅绝缘层厚度为70A～200A，而能量较小的第一LDD离子注入无法穿透此厚度范围的栅绝缘层，因此第一LDD离子注入对第一电压输入输出NMOS管区域不起作用，第一LDD离子注入仅能够在核心PMOS管栅极结构两侧的衬底上形成第一超浅结910。
对于能够使得核心PMOS器件形成第一袋状结构1001的第一袋状离子注入，其离子注入的能量较大，第一袋状离子注入能够轰击穿透此厚度范围的栅绝缘层，因此第一袋状离子注入能够在核心PMOS管栅极结构两侧的衬底上形成第一袋状结构1001，在第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结920。
S15：在所述核心PMOS管栅极结构两侧的衬底上形成第一超浅结910和第一袋状结构1001，在所述第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结920后，去除所述半导体器件表面的第一光刻胶710。
S21：在S15去除半导体器件表面的第一光刻胶710后，在所述半导体器件表面涂覆第二光刻胶720。
S22：打开所述核心NMOS管所在区域和所述第二电压输入输出PMOS管所在区域上的光刻胶，分别形成第三注入窗口830和第四注入窗口840。
S23：参照图3，向所述第三注入窗口830和所述第四注入窗口840中进行第二LDD离子注入和第二袋状离子注入。
进行第二LDD离子注入和第二袋状离子注入的先后顺序无要求，即可以先进行第二LDD离子注入再进行第二袋状离子注入，也可以先进行第二袋状离子注入再进行第二LDD离子注入。第二次LDD离子注入和第二袋状离子注入的离子注入的剂能量需满足形成核心NMOS管栅极结构两侧的衬底上的第三超浅结930和第二袋状结构1002即可。
由于，对于能够使得核心NMOS器件形成第三超浅结930的第二LDD离子注入，其离子注入的能量较低，并且在第二电压输入输出PMOS管区域中的栅绝缘层厚度为70A～200A，较低能量的第二LDD离子注入无法轰击穿透此厚度范围的栅绝缘层，因此第二LDD离子注入对第二电压输入输出PMOS管区域不起作用，第二LDD离子注入仅能够在核心NMOS管栅极结构两侧的衬底上形成第三超浅结930。
对于能够使得核心NMOS器件形成第二袋状结构1002的第二袋状离子注入，其离子注入的能量较高，较高能量的第二袋状离子注入能够轰击穿透此厚度范围的栅绝缘层，因此第二袋状离子注入能够在核心NMOS管栅极结构两侧的衬底上形成第二袋状结构1002，在第二电压输入输出PMOS管栅极结构两侧的衬底上形成第四超浅结940。
S24：在所述核心NMOS管栅极结构两侧的衬底上形成第三超浅结930和第二袋状结构1002，在所述第二电压输入输出PMOS管栅极结构两侧的衬底上形成第四超浅结940后，去除所述半导体器件表面的第二光刻胶720。
S31：在S24中去除半导体器件表面的第二光刻胶720之后，在所述半导体器件表面涂覆第三光刻胶730。
S32：打开所述第二电压输入输出NMOS管所在区域上的光刻胶，形成第五注入窗口850。
S33：参照图4，向所述第五注入窗口850中进行第三LDD离子注入；第三次LDD离子注入的离子注入的能量需满足形成第二电压输入输出NMOS管栅极结构两侧的衬底上的第五超浅结950即可。
S34：在所述第二电压输入输出NMOS管栅极结构两侧的衬底上形成第五超浅结950后，去除所述半导体器件表面的第三光刻胶730。
S41：在S34去除所述半导体器件表面的第三光刻胶730后，在N型器件和P型器件栅极结构的两侧制作侧墙。
S51：在侧墙制作后，在所述半导体器件表面涂覆第四光刻胶740。
S52：刻蚀去除位于所述N型器件所在区域上的光刻胶，形成第六注入窗口860。
S53：参照图5，向所述第六注入窗口860中进行漏源离子注入；从而在N型器件栅极结构两侧的衬底中形成漏极和源极，即在N型器件中的各个M管的栅极结构两侧的衬底中形成漏极和源极。
S54：在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的第四光刻胶740。
S61：在S54去除半导体器件表面的第四光刻胶740后，在所述半导体器件表面涂覆第五光刻胶750。
S62：参照图6，刻蚀去除位于所述P型器件所在区域上的光刻胶，形成第七注入窗口870。
S63：向所述第七注入窗口870中进行漏源离子注入。
从而在P型器件栅极结构两侧的衬底中形成漏极和源极，即在P型器件中的各个MOS管的栅极结构两侧的衬底中形成漏极和源极。
S64：在所述P型器件栅极结构两侧的衬底中形成漏极和源极结后，去除所述半导体器件表面的光刻胶。
对于本实施例中的第一电压输入输出MOS管，指的是工作电压为第一电压的输入输出MOS管，第一电压优选3.3V；第二电压输入输出MOS管，指的是工作电压为第二电压的输入输出MOS管，第二电压优选5V。除以上优选工作电压之外，第一电压输入输出MOS管和第二电压输入输出MOS管的工作电压还有其他选择，第一电压小于第二电压。如背景技术中所记载：具有不同工作电压的输入/输出MOS器件，其对制作工艺的要求是不同的，若且工艺之间兼容性较差，例如，由于背景技术中所描述的原因，工作电压为3.3V的输入输出NMOS管的LDD离子注入工艺过程不能与工作电压为5V的输入输出NMOS管的LDD工艺过程共享。
本实施例通过，1.步骤S11至S15，将形成在核心PMOS管的第一超浅结910和第一袋状结构1001，与形成第一电压输入输出NMOS管的第二超浅结920，共同进行第一LDD离子注入和第一袋状离子注入；2.步骤S21至S24将形成核心NMOS管的第三超浅结930和第二袋状结构1002，与形成第二电压输入输出PMOS管的第四超浅结940，共同进行第二LDD离子注入和第二袋状离子注入；3.步骤S51至S54对所有NMOS器件共同进行漏源离子注入；4.步骤S61至S64，对所有PMOS器件共同进行漏源离子注入。
从而能够使得在制作集成I/O MOS器件和核心MOS器件的CMOS时，即不增加光刻过程，又能保证各器件的性能，例如，步骤S11至S15能够改善保证第一电压输入输出NMOS管的HCI效应，还能够缩小第一电压输入输出NMOS管的尺寸。
而工作电压为3.3V的输入输出PMOS管无需单独制作超浅结；步骤S61至S64利用PMOS器件源漏离子注入能够兼顾LDD，可使得3.3V PMOS器件尺寸最小化；
步骤S21至S24，能够使得第二电压输入输出PMOS管的GIDL效应，从而减小第二电压输入输出PMOS管的漏源漏电，避免增加击穿电压。
基于实施例1，本申请还包括其他实施例，例如：
其他实施例中各步骤的内容与实施例1相同，对于各步骤的执行顺序可以按照以下顺序：先执行S11，再依次执行S21至S24，再执行S11至S15，再执行S31至S34，再执行S41，再执行S61至S64，最后执行S51至S54。
对于各步骤的执行顺序还可以按照以下顺序：先执行S11，再执行S31至S34，再依次执行S21至S24，再执行S11至S15，再执行S41，再执行S61至S64，最后执行S51至S54。
对于以上实施例中，各工艺步骤开始时在半导体器件表面涂覆的光刻胶的名称不同，包括第一光刻胶710、第二光刻胶720、第三光刻胶730、第四光刻胶740和第五光刻胶750，此描述并非是对光刻胶的限制。在实施其他实施例时需要根据光刻顺序，重新定义所涂覆的光刻胶。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (8)

1.一种CMOS集成器件的制作方法，其特征在于，包括：
制作集成有N型器件和P型器件的半导体器件，所述N型器件包括核心NMOS管、第一电压输入输出NMOS管、第二电压输入输出NMOS管，所述P型器件包括核心PMOS管、第一电压输入输出PMOS管和第二电压输入输出PMOS管的半导体器件；
在所述半导体器件表面涂覆光刻胶；
打开所述核心PMOS管所在区域和所述第一电压输入输出NMOS管所在区域上的光刻胶，分别形成第一注入窗口和第二注入窗口；
向所述第一注入窗口和所述第二注入窗口中进行第一LDD离子注入和第一袋状离子注入；
在所述核心PMOS管栅极结构两侧的衬底上形成第一超浅结和第一袋状结构，在所述第一电压输入输出NMOS管栅极结构两侧的衬底上形成第二超浅结后，去除所述半导体器件表面的光刻胶。
2.如权利要求1所述的CMOS集成器件的制作方法，其特征在于，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
打开所述核心NMOS管所在区域和所述第二电压输入输出PMOS管所在区域上的光刻胶，分别形成第三注入窗口和第四注入窗口；
向所述第三注入窗口和所述第四注入窗口中进行第二LDD离子注入和第二袋状离子注入；
在所述核心NMOS管栅极结构两侧的衬底上形成第三超浅结和第二袋状结构，在所述第二电压输入输出PMOS管栅极结构两侧的衬底上形成第四超浅结后，去除所述半导体器件表面的光刻胶。
3.如权利要求1～2中任一项所述的CMOS集成器件的制作方法，其特征在于，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
打开所述第二电压输入输出NMOS管所在区域上的光刻胶，形成第五注入窗口；
向所述第五注入窗口中进行第三LDD离子注入；
在所述第二电压输入输出NMOS管栅极结构两侧的衬底上形成第五超浅结后，去除所述半导体器件表面的光刻胶。
4.如权利要求3所述的CMOS集成器件的制作方法，其特征在于，在N型器件和P型器件栅极结构的两侧制作侧墙。
5.如权利要求4所述的CMOS集成器件的制作方法，其特征在于，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述N型器件所在区域上的光刻胶，形成第六注入窗口；
向所述第六注入窗口中进行漏源离子注入；
在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
6.如权利要求4所述的CMOS集成器件的制作方法，其特征在于，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述P型器件所在区域上的光刻胶，形成第七注入窗口；
向所述第七注入窗口中进行漏源离子注入；
在所述P型器件栅极结构两侧的衬底中形成漏极和源极结后，去除所述半导体器件表面的光刻胶。
7.如权利要求1所述的CMOS集成器件的制作方法，其特征在于，所述制作集成有N型器件和P型器件的半导体器件，包括：
提供半导体衬底；
在所述半导体衬底中制作阱区，所述阱区包括P型阱区和N型阱区；
在所述P型阱区和N型阱区之间形成浅沟槽；
在所述半导体衬底的上表面上沉积形成栅绝缘层；
在所述栅绝缘层上沉积多晶硅；
刻蚀所述多晶硅，在所述P型阱区上形成N型器件栅极结构，所述N型器件栅极结构包括：核心NMOS栅极结构、第一电压NMOS栅极结构和第二电压NMOS栅极结构；在所述N型阱区上形成P型器件栅极结构，所述P型器件栅极结构包括：核心PMOS栅极结构、第一电压PMOS栅极结构和第二电压PMOS栅极结构。
8.如权利要求1所述的CMOS集成器件的制作方法，其特征在于，所述在所述半导体衬底的上表面上沉积形成栅绝缘层的步骤中：
位于所述核心NMOS栅极结构和核心PMOS栅极结构下的栅绝缘层，厚度范围为：10A～50A；
位于所述第一电压NMOS栅极结构、第二电压NMOS栅极结构、第一电压PMOS栅极结构和第二电压PMOS栅极结构下的栅绝缘层，厚度范围为：70A～200A。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928068A (zh) * 2021-03-24 2021-06-08 上海华虹宏力半导体制造有限公司 Coms生产工艺中节省轻掺杂光罩数的方法
CN112928067A (zh) * 2021-01-22 2021-06-08 上海华虹宏力半导体制造有限公司 Cmos集成器件的制造方法

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6217357B1 (en) * 1998-08-25 2001-04-17 Nec Corporation Method of manufacturing two-power supply voltage compatible CMOS semiconductor device
US6258644B1 (en) * 1999-02-08 2001-07-10 Texas Instruments Incorporated Mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
US20020042166A1 (en) * 2000-10-10 2002-04-11 Mahalingam Nandakumar Use of a thin nitride spacer in a split gate embedded analog process
US20030059983A1 (en) * 2001-09-21 2003-03-27 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device with offset sidewall structure
US20050227440A1 (en) * 2003-06-10 2005-10-13 Fujitsu Limited Semiconductor device and its manufacturing method
CN101211847A (zh) * 2006-12-29 2008-07-02 东部高科股份有限公司 高压器件的离子注入方法
US20090011561A1 (en) * 2007-07-02 2009-01-08 Promos Technologies Inc. Method of fabricating high-voltage mos having doubled-diffused drain
US20100019323A1 (en) * 2008-07-25 2010-01-28 Eun Jong Shin Semiconductor Device and Method of Manufacturing the Same
CN103730420A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
US20140273375A1 (en) * 2013-03-15 2014-09-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with semiconductor substrate protection
US20150179654A1 (en) * 2013-12-19 2015-06-25 Texas Instruments Incorporated Epitaxial source/drain differential spacers
CN106298657A (zh) * 2016-11-17 2017-01-04 上海华力微电子有限公司 Pmos器件及其集成工艺方法
CN106328590A (zh) * 2016-11-17 2017-01-11 上海华力微电子有限公司 Nmos器件及其集成工艺方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6217357B1 (en) * 1998-08-25 2001-04-17 Nec Corporation Method of manufacturing two-power supply voltage compatible CMOS semiconductor device
US6258644B1 (en) * 1999-02-08 2001-07-10 Texas Instruments Incorporated Mixed voltage CMOS process for high reliability and high performance core and I/O transistors with reduced mask steps
US20020042166A1 (en) * 2000-10-10 2002-04-11 Mahalingam Nandakumar Use of a thin nitride spacer in a split gate embedded analog process
US20030059983A1 (en) * 2001-09-21 2003-03-27 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device with offset sidewall structure
US20050227440A1 (en) * 2003-06-10 2005-10-13 Fujitsu Limited Semiconductor device and its manufacturing method
CN101211847A (zh) * 2006-12-29 2008-07-02 东部高科股份有限公司 高压器件的离子注入方法
US20090011561A1 (en) * 2007-07-02 2009-01-08 Promos Technologies Inc. Method of fabricating high-voltage mos having doubled-diffused drain
US20100019323A1 (en) * 2008-07-25 2010-01-28 Eun Jong Shin Semiconductor Device and Method of Manufacturing the Same
CN103730420A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
US20140273375A1 (en) * 2013-03-15 2014-09-18 GlobalFoundries, Inc. Methods for fabricating integrated circuits with semiconductor substrate protection
US20150179654A1 (en) * 2013-12-19 2015-06-25 Texas Instruments Incorporated Epitaxial source/drain differential spacers
CN106298657A (zh) * 2016-11-17 2017-01-04 上海华力微电子有限公司 Pmos器件及其集成工艺方法
CN106328590A (zh) * 2016-11-17 2017-01-11 上海华力微电子有限公司 Nmos器件及其集成工艺方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928067A (zh) * 2021-01-22 2021-06-08 上海华虹宏力半导体制造有限公司 Cmos集成器件的制造方法
CN112928067B (zh) * 2021-01-22 2024-02-02 上海华虹宏力半导体制造有限公司 Cmos集成器件的制造方法
CN112928068A (zh) * 2021-03-24 2021-06-08 上海华虹宏力半导体制造有限公司 Coms生产工艺中节省轻掺杂光罩数的方法
CN112928068B (zh) * 2021-03-24 2023-11-03 上海华虹宏力半导体制造有限公司 Cmos生产工艺中节省轻掺杂光罩数的方法

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