CN112928068B - Cmos生产工艺中节省轻掺杂光罩数的方法 - Google Patents
Cmos生产工艺中节省轻掺杂光罩数的方法 Download PDFInfo
- Publication number
- CN112928068B CN112928068B CN202110330887.0A CN202110330887A CN112928068B CN 112928068 B CN112928068 B CN 112928068B CN 202110330887 A CN202110330887 A CN 202110330887A CN 112928068 B CN112928068 B CN 112928068B
- Authority
- CN
- China
- Prior art keywords
- type
- input
- core
- ion implantation
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000011248 coating agent Substances 0.000 claims abstract description 11
- 238000000576 coating method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- -1 LDD ions Chemical class 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000010301 surface-oxidation reaction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 30
- 238000002513 implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种CMOS生产工艺中节省轻掺杂光罩数的方法，包括：制作集成有N型器件和P型器件的半导体器件；在所述半导体器件表面涂覆一层氧化层；利用第一光罩刻蚀掉核心NMOS管和核心PMOS管所在区域的氧化层；利用第二光罩向核心NMOS管及输入输出PMOS管进行第一N型LDD离子注入及第一P型袋状离子注入；利用第三光罩向核心PMOS管及输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入。利用核心N/PMOS LDD轻掺杂与输入输出N/PMOS LDD轻掺杂离子注入深度的不同，通过第一层光罩使得核心N/PMOS区域和输入输出N/PMOS区域表层氧化厚度不一样，从而使得在使用第二光罩和第三光罩进行离子注入的时候得到能够同时满足核心MOS和输入输出MOS需求的轻掺杂。
Description
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种CMOS生产工艺中节省轻掺杂光罩数的方法。
背景技术
随着集成电路制造技术的不断发展，对芯片集成度的要求也不断提高，在通过CMOS工艺平台制作的芯片中，要求同时集成有核心MOS器件(core MOS devices)和输入/输出MOS器件(I/O MOS devices)。尤其对于输入/输出MOS器件，在通过CMOS工艺平台制作的芯片中要求集成有多个，且多个输入/输出MOS器件需要具有不同的工作电压，以满足芯片适应性的需要。例如需要同时提供工作电压为3.3V和5V的输入/输出MOS器件，或者工作电压为1.8V和3.3V的输入/输出MOS器件。
然而，传统的CMOS工艺中，对应不同工作电压的N/PMOS都需要有各自独立的轻掺杂光罩来定义各自的轻掺杂离子注入，进而调节不同器件的性能。
以制作集成有核心MOS器件和工作电压为3.3V和5V的输入/输出MOS器件为例。工作电压为5V的输入/输出NMOS器件，其热电子注入效应(Hot Carrier Injection，HCI)比较严重，需要单独的、较大能量的、中等剂量的轻掺杂源漏(Lightly Doped Drain，LDD)磷注入，但是对于工作电压为3.3V的输入/输出NMOS器件，其由于沟道较短，若进行上述程度的LDD磷注入，则会造成沟道的穿通。对于PMOS器件则无需考虑HCI，但是对于工作电压为5V的输入/输出PMOS器件，若不进行PLDD，则会产生严重的栅压，从而引起栅诱导漏端漏电((Gate Induced Drain Leakage，GIDL)，而由于工作电压为3.3V的输入/输出PMOS器件电压较低，其GIDL效应较轻，因此可以不进行PLDD。常规做法是通过至少四张光罩分别对于所述NMOS器件的核心NMOS管、输入输出NMOS管和所述P型器件的核心PMOS管、输入输出PMOS管进行LDD离子注入。
发明内容
本发明的目的在于提供一种CMOS生产工艺中节省轻掺杂光罩数的方法，能够有效节省CMOS生产工艺中的轻掺杂光罩数，进而简化工艺流程，节约成本。
为了达到上述目的，本发明提供了一种CMOS生产工艺中节省轻掺杂光罩数的方法，包括：
制作集成有N型器件和P型器件的半导体器件，所述N型器件包括核心NMOS管、输入输出NMOS管，所述P型器件包括核心PMOS管、输入输出PMOS管；
在所述半导体器件表面涂覆一层氧化层；
利用第一光罩刻蚀掉所述核心NMOS管和所述核心PMOS管所在区域的氧化层；
利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一N型LDD离子注入及第一P型袋状离子注入，以在所述核心NMOS管栅极结构两侧的衬底上形成第一超浅结及第一袋状结构，在所述输入输出PMOS管栅极结构两侧的衬底上形成第二超浅结；
利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入，以在所述核心PMOS管栅极结构两侧的衬底上形成第三超浅结及第二袋状结构，在所述输入输出NMOS管栅极结构两侧的衬底上形成第四超浅结。
可选的，所述氧化层为二氧化硅。
可选的，所述第一N型LDD离子及所述第二N型LDD离子的注入深度小于所述氧化层的厚度，且所述第一P型袋状离子及所述第二P型袋状离子的注入深度大于或等于所述氧化层的厚度。
可选的，所述氧化层的厚度介于150埃-300埃之间。
可选的，所述第一N型LDD离子及所述第二N型LDD离子均为砷。
可选的，所述第一P型袋状离子及所述第二P型袋状离子均为BF2。
可选的，所述输入输出NMOS管的工作电压与所述输入输出PMOS管的工作电压不同。
可选的，所述输入输出NMOS管或所述输入输出PMOS管的工作电压为1.8V、3.3V、5V、7V或12V。
可选的，利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入之后，刻蚀去除所述P型器件所在区域的氧化层；
在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述P型器件所在区域上的光刻胶；
向所述P型器件所在区域进行漏源离子注入；
在所述P型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
可选的，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述N型器件所在区域上的光刻胶；
向所述N型器件所在区域进行漏源离子注入；
在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
在本发明提供的CMOS生产工艺中节省轻掺杂光罩数的方法中，利用核心N/PMOSLDD轻掺杂与输入输出N/PMOS LDD轻掺杂离子注入深度的不同，通过第一层光罩使得核心N/PMOS区域和输入输出N/PMOS区域表层氧化厚度不一样，从而使得在使用第二光罩和第三光罩进行离子注入的时候得到能够同时满足核心MOS和输入输出MOS需求的轻掺杂。有效的节省了集成I/O MOS器件和核心MOS器件的CMOS生产工艺中的轻掺杂光罩数，进而简化了工艺流程，节约了成本。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1为本发明实施例提供的CMOS生产工艺中节省轻掺杂光罩数的方法的步骤图；
图2为本发明实施例提供的步骤S1完成后的结构示意图；
图3为本发明实施例提供的步骤S2完成后的结构示意图；
图4为本发明实施例提供的步骤S3完成后的结构示意图。
其中，附图标记为：
100-P型半导体衬底；210-P型阱区；220-N型阱区；300-浅沟槽；410-核心NMOS管栅极结构；420-输入输出NMOS管栅极结构；510-核心PMOS管栅极结构；520-输入输出PMOS管栅极结构；600-氧化层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
请参照图1，本实施例提供了一种CMOS生产工艺中节省轻掺杂光罩数的方法，包括：
S1、制作集成有N型器件和P型器件的半导体器件，所述N型器件包括核心NMOS管、输入输出NMOS管，所述P型器件包括核心PMOS管、输入输出PMOS管；
S2、在所述半导体器件表面涂覆一层氧化层；
S3、利用第一光罩刻蚀掉所述核心NMOS管和所述核心PMOS管所在区域的氧化层；
S4、利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一N型LDD离子注入及第一P型袋状离子注入，以在所述核心NMOS管栅极结构两侧的衬底上形成第一超浅结及第一袋状结构，在所述输入输出PMOS管栅极结构两侧的衬底上形成第二超浅结；
S5、利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入，以在所述核心PMOS管栅极结构两侧的衬底上形成第三超浅结及及第二袋状结构，在所述输入输出NMOS管栅极结构两侧的衬底上形成第四超浅结。
具体的，先执行步骤S1，制作集成有N型器件和P型器件的半导体器件。本实施例中，结合图2，制作所述半导体器件的过程包括以下步骤：S11：提供P型半导体衬底100；S12：在P型半导体衬底100中制作阱区，所述阱区包括P型阱区210和N型阱区220，所述P型阱区210和所述N型阱区220在纵向方向上，均从P型半导体衬底100的上表面向下延伸；S113：在所述P型阱区210和N型阱区220之间形成浅沟槽300，该浅沟槽300用于将P型阱区210和N型阱区220隔离；S114：在P型半导体衬底100的上表面上沉积形成栅绝缘层，刻蚀栅绝缘层，所述核心MOS管区域包括形成核心NMOS管的区域和形成核心PMOS管的区域，所述输入输出MOS管区域包括形成输入输出NMOS管的区域及输入输出NMOS管的区域；S115：在所述栅绝缘层上沉积多晶硅；S116：刻蚀所述多晶硅，使得在P型阱区210上形成N型器件栅极结构，所述N型器件栅极结构包括：核心NMOS管栅极结构410和输入输出NMOS管栅极结构420；在所述N型阱区220上形成P型器件栅极结构，所述P型器件栅极结构包括：核心PMOS管栅极结构510和输入输出PMOS管栅极结构520。
然后执行步骤S2，结合图3，在所述半导体器件表面涂覆一层氧化层600。
执行步骤S3，结合图4，利用第一光罩刻蚀掉所述核心NMOS管和核心PMOS管所在区域的氧化层600。本实施例中，所述氧化层600包括但不限于为二氧化硅。
执行步骤S4，利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一N型LDD离子注入及第一P型袋状离子注入，以在所述核心NMOS管栅极结构410两侧的衬底上形成第一超浅结及第一袋状结构，在所述输入输出PMOS管栅极结构520两侧的衬底上形成第二超浅结。
本实施例中，所述氧化层600作为PMOS器件进行LDD离子注入时的遮蔽层。
利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一N型LDD离子注入时，其离子注入的能量较小，使得能量较小的第一N型LDD离子注入无法穿透在输入输出PMOS管区域中的氧化层600，因此第一N型LDD离子注入对输入输出PMOS管区域不起作用，第一N型LDD离子注入仅能够在核心NMOS管栅极结构410两侧的衬底上形成第一超浅结。
利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一P型袋状离子注入时，其离子注入的能量较大，第一P型袋状离子注入能够轰击穿透所述输入输出PMOS管区域中的氧化层600，因此第一P型袋状离子注入能够在核心NMOS管栅极结构410两侧的衬底上形成第一袋状结构，在所述输入输出PMOS管栅极结构520两侧的衬底上形成第二超浅结。
本实施例中，进行第一LDD离子注入和第一袋状离子注入的先后顺序无要求，即可以先进行第一LDD离子注入再进行第一袋状离子注入，也可以先进行第一袋状离子注入再进行第一LDD离子注入。第一LDD离子注入及第一袋状离子注入的能量，需满足形成在所述核心NMOS管栅极结构410两侧的衬底上形成第一超浅结及第一袋状结构即可。
同理，执行步骤S5时，利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入，将会在所述核心PMOS管栅极结构510两侧的衬底上形成第三超浅结及第二袋状结构。
也就是说，所述第一N型LDD离子及所述第二N型LDD离子的注入深度小于所述氧化层600的厚度，且所述第一P型袋状离子及所述第二P型袋状离子的注入深度大于或等于所述氧化层600的厚度。
本实施例中，所述第一N型LDD离子及所述第二N型LDD离子均为砷，所述第一P型袋状离子及所述第二P型袋状离子均为BF2，由于BF2的能量比砷离子的能量更大，以便于所述第一P型袋状离子及所述第二P型袋状离子的注入深度大于或等于所述氧化层600的厚度。
本实施例中，所述氧化层600的厚度介于150埃-300埃之间。应当理解的是，氧化层600太薄起不到阻挡的作用，而氧化层600太厚会导致后续N型器件也无法进行LDD离子注入。
本实施例中，所述步骤S4和步骤S5可以交换，本申请对此不作限制。
所述输入输出NMOS管可以为1.8V、3.3V、5V、7V或12V，所述输入输出PMOS管的工作电压也可以为1.8V、3.3V、5V、7V或12V，只要所述输入输出NMOS管或所述输入输出PMOS管的工作电压不同。本实施例中，所述输入输出NMOS管即所述N型器件的工作电压为1.8V，所述输入输出PMOS管即所述P型器件的工作电压为3.3V。
因此，整个LDD离子注入过程一共使用了三张光罩，且其中一张光罩用于在半导体器件表面涂覆氧化层600，为常规光罩，另外两张实现了N型器件和P型器件的LDD离子注入，有效节省了CMOS生产工艺中的轻掺杂光罩数，进而简化了工艺流程，节约了成本。
执行步骤S5之后，所述的CMOS生产工艺中节省轻掺杂光罩数的方法还包括：
S61、刻蚀去除所述P型器件所在区域的氧化层；
S62、在所述半导体器件表面涂覆光刻胶；
S63、刻蚀去除位于所述P型器件所在区域上的光刻胶；
S64、向所述P型器件所在区域进行漏源离子注入；
S65、在所述P型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
所述步骤S61-S65的目的是为了对整个P型器件进行漏源离子注入。
进一步的，执行步骤S65S之后，所述的CMOS生产工艺中节省轻掺杂光罩数的方法还包括：
S71、在所述半导体器件表面涂覆光刻胶；
S72、刻蚀去除位于所述N型器件所在区域上的光刻胶；
S73、向所述N型器件所在区域进行漏源离子注入；
S74、在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
所述S71-S74的目的是为了对整个N型器件进行漏源离子注入。
应当理解的是，所述步骤S61-S65与所述步骤S71-S74可以进行交换，本申请对此不作限制。
综上，本发明提供了一种CMOS生产工艺中节省轻掺杂光罩数的方法，利用核心N/PMOS LDD轻掺杂与输入输出N/PMOS LDD轻掺杂离子注入深度的不同，通过第一层光罩使得核心N/PMOS区域和输入输出N/PMOS区域表层氧化厚度不一样，从而使得在使用第二光罩和第三光罩进行离子注入的时候得到能够同时满足核心MOS和输入输出MOS需求的轻掺杂。有效的节省了集成I/OMOS器件和核心MOS器件的CMOS生产工艺中的轻掺杂光罩数，进而简化了工艺流程，节约了成本。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (10)
1.一种CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，包括：
制作集成有N型器件和P型器件的半导体器件，所述N型器件包括核心NMOS管、输入输出NMOS管，所述P型器件包括核心PMOS管、输入输出PMOS管；
在所述半导体器件表面涂覆一层氧化层；
利用第一光罩刻蚀掉所述核心NMOS管和所述核心PMOS管所在区域的氧化层；
利用第二光罩向所述核心NMOS管及所述输入输出PMOS管进行第一N型LDD离子注入及第一P型袋状离子注入，以在所述核心NMOS管栅极结构两侧的衬底上形成第一超浅结及第一袋状结构，在所述输入输出PMOS管栅极结构两侧的衬底上形成第二超浅结；
利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入，以在所述核心PMOS管栅极结构两侧的衬底上形成第三超浅结及第二袋状结构，在所述输入输出NMOS管栅极结构两侧的衬底上形成第四超浅结。
2.如权利要求1所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述氧化层为二氧化硅。
3.如权利要求1所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述第一N型LDD离子及所述第二N型LDD离子的注入深度小于所述氧化层的厚度，且所述第一P型袋状离子及所述第二P型袋状离子的注入深度大于或等于所述氧化层的厚度。
4.如权利要求3所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述氧化层的厚度介于150埃-300埃之间。
5.如权利要求3所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述第一N型LDD离子及所述第二N型LDD离子均为砷。
6.如权利要求3所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述第一P型袋状离子及所述第二P型袋状离子均为BF2。
7.如权利要求1所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述输入输出NMOS管的工作电压与所述输入输出PMOS管的工作电压不同。
8.如权利要求1所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，所述输入输出NMOS管或所述输入输出PMOS管的工作电压为1.8V、3.3V、5V、7V或12V。
9.如权利要求1所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，利用第三光罩向所述核心PMOS管及所述输入输出NMOS管进行第二N型LDD离子注入及第二P型袋状离子注入之后，刻蚀去除所述P型器件所在区域的氧化层；
在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述P型器件所在区域上的光刻胶；
向所述P型器件所在区域进行漏源离子注入；
在所述P型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
10.如权利要求9所述的CMOS生产工艺中节省轻掺杂光罩数的方法，其特征在于，去除所述半导体器件表面的光刻胶后，在所述半导体器件表面涂覆光刻胶；
刻蚀去除位于所述N型器件所在区域上的光刻胶；
向所述N型器件所在区域进行漏源离子注入；
在所述N型器件栅极结构两侧的衬底中形成漏极和源极后，去除所述半导体器件表面的光刻胶。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110330887.0A CN112928068B (zh) | 2021-03-24 | 2021-03-24 | Cmos生产工艺中节省轻掺杂光罩数的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110330887.0A CN112928068B (zh) | 2021-03-24 | 2021-03-24 | Cmos生产工艺中节省轻掺杂光罩数的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112928068A CN112928068A (zh) | 2021-06-08 |
| CN112928068B true CN112928068B (zh) | 2023-11-03 |
Family
ID=76176315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110330887.0A Active CN112928068B (zh) | 2021-03-24 | 2021-03-24 | Cmos生产工艺中节省轻掺杂光罩数的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112928068B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514810B1 (en) * | 2001-08-01 | 2003-02-04 | Texas Instruments Incorporated | Buried channel PMOS transistor in dual gate CMOS with reduced masking steps |
| CN1901203A (zh) * | 2005-07-21 | 2007-01-24 | 台湾积体电路制造股份有限公司 | 半导体装置以及形成一半导体结构的方法 |
| CN101170112A (zh) * | 2006-10-26 | 2008-04-30 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101572251A (zh) * | 2008-04-30 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件、n型MOS晶体管及其制作方法 |
| CN102945822A (zh) * | 2012-11-30 | 2013-02-27 | 上海宏力半导体制造有限公司 | 逻辑电路制造方法以及逻辑电路 |
| CN111370372A (zh) * | 2020-04-22 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | Cmos集成器件的制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250332B2 (en) * | 2004-08-19 | 2007-07-31 | United Microelectronics Corp. | Method for fabricating a semiconductor device having improved hot carrier immunity ability |
| US9281246B2 (en) * | 2012-07-17 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain adjustment in the formation of MOS devices |
-
2021
- 2021-03-24 CN CN202110330887.0A patent/CN112928068B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514810B1 (en) * | 2001-08-01 | 2003-02-04 | Texas Instruments Incorporated | Buried channel PMOS transistor in dual gate CMOS with reduced masking steps |
| CN1901203A (zh) * | 2005-07-21 | 2007-01-24 | 台湾积体电路制造股份有限公司 | 半导体装置以及形成一半导体结构的方法 |
| CN101170112A (zh) * | 2006-10-26 | 2008-04-30 | 富士通株式会社 | 半导体器件及其制造方法 |
| CN101572251A (zh) * | 2008-04-30 | 2009-11-04 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件、n型MOS晶体管及其制作方法 |
| CN102945822A (zh) * | 2012-11-30 | 2013-02-27 | 上海宏力半导体制造有限公司 | 逻辑电路制造方法以及逻辑电路 |
| CN111370372A (zh) * | 2020-04-22 | 2020-07-03 | 上海华虹宏力半导体制造有限公司 | Cmos集成器件的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112928068A (zh) | 2021-06-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6297082B1 (en) | Method of fabricating a MOS transistor with local channel ion implantation regions | |
| KR100941742B1 (ko) | Ｎ-채널 및 ｐ-채널 트랜지스터들의 개별적인 최적화를위한 차등 스페이서들을 형성하는 방법 | |
| US6709939B2 (en) | Method for fabricating semiconductor device | |
| CN101783299B (zh) | Mos晶体管的形成方法及其阈值电压调节方法 | |
| US7799627B2 (en) | Multi device and method of manufacturing the same | |
| US6342413B1 (en) | Method of manufacturing semiconductor device | |
| JPH09129871A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| CN111370372B (zh) | Cmos集成器件的制作方法 | |
| US20090302413A1 (en) | Semiconductor device and sti forming method therefor | |
| CN112928068B (zh) | Cmos生产工艺中节省轻掺杂光罩数的方法 | |
| JP2004056077A (ja) | 三重ウェル構造を有する半導体素子の製造方法 | |
| US20090166764A1 (en) | Transistor and fabricating method thereof | |
| CN108470680B (zh) | 半导体结构的制作方法 | |
| JP3425043B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| US6388288B1 (en) | Integrating dual supply voltages using a single extra mask level | |
| JP3430102B2 (ja) | 半導体装置の製造方法 | |
| KR101201499B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100521439B1 (ko) | ｐ채널형 모스 트랜지스터의 제조 방법 | |
| CN116169027A (zh) | 半导体装置的制作方法 | |
| KR100327438B1 (ko) | 저전압 트랜지스터의 제조방법 | |
| CN117766468A (zh) | 半导体结构的形成方法 | |
| CN116435181A (zh) | 晶体管器件制造方法以及晶体管器件 | |
| KR100386623B1 (ko) | 반도체 소자의 제조방법 | |
| JPH08340108A (ja) | Ｍｏｓ電界効果トランジスタとその製造方法 | |
| KR20000045345A (ko) | 반도체소자의 트랜지스터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |