KR101201499B1

KR101201499B1 - 반도체 소자 및 그 제조방법

Info

Publication number: KR101201499B1
Application number: KR20050131812A
Authority: KR
Inventors: 김영배
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2012-11-14
Also published as: KR20070069552A

Abstract

본 발명은 고전압 소자를 포함하는 반도체 소자에 있어서 고전압 소자를 포함하는 반도체 소자에 있어서 고전압 소자의 입력단자에 음의 전압(-)을 인가해도 안정적으로 동작할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 고전압 트랜지스터가 형성될 제1 영역 및 저전압 트랜지스터가 형성될 제2 영역으로 정의된 기판과, 상기 제1 및 제2 영역을 서로 전기적으로 격리시키기 위해 상기 제2 영역의 상기 기판 내에 형성된 딥웰 영역과, 상기 제1 영역의 상기 기판 내에 형성된 제1 웰 영역과, 상기 제2 영역의 상기 딥웰 영역 내에 형성된 제2 웰 영역을 포함하는 반도체 소자를 제공한다.

고전압 트랜지스터, 저전압 트랜지스터, 딥웰.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 기술에 따라 DDD 구조의 고전압 소자(High voltage device)와 저전압 소자(Low voltage device)를 하나의 칩에 구현하는 반도체 소자를 도시한 단면도.

도 2는 본 발명의 실시예에 따라 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 구현하는 반도체 소자를 도시한 단면도.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.

<도면의 주요부분에 대한 부호의 설명>

110 : 기판

111 : 스크린 산화막

112, 116, 118 : 포토레지스트 패턴

113, 117, 119 : 이온주입공정

115 : 딥웰 영역

120a, 120b : N웰 영역

120c, 120d : P웰 영역

121 : P^- 드리프트 영역

122 : 필드 산화막

123a, 123b : 게이트 산화막

124 : 폴리 실리콘막

125a : 고전압 게이트 전극

125b : 저전압 게이트 전극

126 : 스페이서

127a, 127b : 소오스/드레인 영역

128 : N⁺ 접합영역

H : 제1 영역 L : 제2 영역

P₁ : 제1 PMOS 영역 P₂ : 제2 PMOS 영역

N₁ : 제1 NMOS 영역 N₂ : 제2 NMOS 영역

본 발명은 반도체 소자에 관한 것으로, 특히 고전압 소자와 저전압 소자를 하나의 칩에 구현하는 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 집적회로에는 고전압을 사용하는 외부 시스템을 직접 제어하기 위하여 고전압이 직접 인가되는 고전압 제어용 소자(또는, 고전압 소자)가 형성된다. 이러한 고전압 소자는 높은 항복전압(Breakdown voltage, BV)을 필요로 하는 회로에서도 요구된다.

고전압 소자로는 전력 소비가 작은 CMOS 소자가 보편적으로 널리 사용되고 있다. CMOS 소자는 PMOS(P-type MOS) 트랜지스터와 NMOS(N-type MOS) 트랜지스터로 이루어지며, 각 트랜지스터는 높은 항복전압을 얻기 위해 소오스(Source) 영역 및 드레인(Drain) 영역의 하부에 소오스 영역 및 드레인 영역과 동일한 도전형으로 저농도 영역을 갖는 이중 확산 드레인(Double Diffused Drain; 이하, DDD라 함) 구조를 갖는다.

도 1은 종래기술에 따른 DDD 구조의 고전압 소자(High voltage device)와 저전압 소자(Low voltage device)를 하나의 칩에 구현하는 반도체 소자를 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 20V의 고전압으로 제어되는 고전압 PMOS 트랜지스터와 저전압 PMOS 트랜지스터를 도시하기로 한다.

도 1을 참조하면, 종래기술에 따른 반도체 소자는 고전압 트랜지스터가 형성될 제1 영역(H)과 저전압 트랜지스터가 형성될 제2 영역(L)으로 정의된 기판(10) 내에 각각 N웰(NWELL; 11a, 11b)이 형성되고, 제1 영역(H)의 N웰(11a) 내 일부 영 역에는 P^- 드리프트 영역(12)이 형성된다. 그리고, 이처럼 N웰(11a, 11b) 및 드리프트 영역(12)이 형성된 기판(10) 상에는 각 영역 별(H, L)로 양측벽에 스페이서(18)를 구비한 고전압 게이트 게이트 전극(17a)과 저전압 게이트 전극(17b)이 형성된다.

한편, 고전압 게이트 전극(17a) 및 저전압 게이트 전극(17b)의 양측으로 노출된 N웰(11a, 11b) 내에는 각각 고전압 트랜지스터의 제1 소오스/드레인 영역(19a) 및 저전압 트랜지스터의 제2 소오스/드레인 영역(19b)이 형성되고, 제1 영역(H)에는 N웰(11a)에 전압을 인가하기 위한 바디 패드(Body pad)와 연결될 N⁺ 접합영역(20)이 더 형성된다.

도 1에 있어서, 미설명된 부호 '13'은 LOCOS 구조의 필드 산화막이고, '14a' 및 '14b'는 각각 고전압 게이트 산화막과 저전압 게이트 산화막을 나타내며 '15'는 폴리 실리콘막이다. 일반적으로, 고전압 게이트 산화막(14a)과 저전압 게이트 산화막(14b)은 그들의 문턱전압 특성상 서로 다른 두께를 갖는다. 바람직하게는, 고전압 게이트 산화막(14a)이 저전압 게이트 산화막(14b)보다 두껍다.

상술한 종래기술에서는, 고전압 트랜지스터와 저전압 트랜지스터를 하나의 칩에 구현하기 위해 한 번의 웰 이온주입공정을 통해 제1 및 제2 영역(H, L)에 각각 N웰(11a, 11b)을 형성한다. 그러나, 이처럼 형성된 고전압 트랜지스터의 입력단자에는 양의 고전압, 예컨대 +20V만을 인가할 수 있다. 만약, 역바이어스, 예컨대 -20V를 인가하는 경우에는 저전압 트랜지스터와의 격리(Isolation)가 열악하여 저 전압 트랜지스터에 큰 데미지(Damage)를 입힐 수 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 고전압 소자를 포함하는 반도체 소자에 있어서 고전압 소자의 입력단자에 음의 전압(-)을 인가해도 안정적으로 동작할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 고전압 트랜지스터가 형성될 제1 영역 및 저전압 트랜지스터가 형성될 제2 영역으로 정의된 기판과, 상기 제1 및 제2 영역을 서로 전기적으로 격리시키기 위해 상기 제2 영역의 상기 기판 내에 형성된 딥웰 영역과, 상기 제1 영역의 상기 기판 내에 형성된 제1 웰 영역과, 상기 제2 영역의 상기 딥웰 영역 내에 형성된 제2 웰 영역을 포함하는 반도체 소자를 제공한다.

또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 고전압 트랜지스터가 형성될 제1 영역 및 저전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 영역의 상기 기판 내에 딥웰 영역을 형성하는 단계와, 상기 제1 영역의 상기 기판 내에 제1 웰 영역을 형성하는 동시에 상기 딥웰 영역 내에 제2 웰 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공 한다.

본 발명의 일측면에 있어서, 상기 딥웰 영역은 상기 제2 웰 영역보다 저농도로 형성되되, N형으로 형성된다. 그리고, 상기 제1 및 제2 웰 영역은 서로 동일한 도전형으로 형성된다.

즉, 상기한 본 발명에 따르면, 고전압 트랜지스터가 형성될 제1 영역과 저전압 트랜지스터가 형성될 제2 영역을 서로 전기적으로 격리시키기 위해, 제2 영역의 기판 내에 형성되는 웰 영역보다 저농도로 상기 웰 영역을 감싸는 구조의 딥웰 영역을 형성시킴으로써, 고전압 트랜지스터에 음의 전압(-) 인가시에도 저전압 트랜지스터에 데미지를 입히지 않도록 할 수 있다. 이는, 고전압 트랜지스터에 음의 전압 인가시 제1 영역에서 제2 영역으로 전달된 전자가 저농도의 딥웰 영역 내에서 분산되기 때문이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 2는 본 발명의 실시예에 따라 고전압 트랜지스터와 저전압 트랜지스터가 하나의 칩에 구현된 반도체 소자를 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 20V의 고전압으로 제어되는 고전압 PMOS 트랜지스터와 저전압 PMOS 트랜지스터가 하나의 칩에 구현된 반도체 소자를 도시하기로 한다. 즉, 본 발명의 실시예는 NMOS 트랜지스터에도 적용 가능하다.

도 2을 참조하면, 본 발명의 실시예에 따른 반도체 소자는 고전압 트랜지스터가 형성될 제1 영역(H)과 저전압 트랜지스터가 형성될 제2 영역(L)으로 정의된 기판(110) 내에 각각 형성된 제1 및 제2 N웰 영역(120a, 120b)과, 제1 및 제2 N웰 영역(120a, 120b)을 서로 전기적으로 격리시키기 위해 제2 N웰 영역(120b)을 감싸도록 제2 영역(L)의 기판(110) 내에 형성된 딥웰(Deep well) 영역(DWELL, 115)을 포함한다.

특히, 딥웰 영역(115)은 제2 N웰 영역(120b)보다 저농도로 형성되되, N형으로 형성된다. 또한, 기판(110)은 P형 또는 N형으로 도핑될 수 있다.

이처럼, 본 발명의 실시예에서는 고전압 및 저전압 트랜지스터가 각각 형성될 제1 및 제2 영역(H, L)의 기판(110) 내에 각각 형성된 제1 및 제2 N웰 영역(120a, 120b)을 서로 전기적으로 격리시키기 위해 제2 N웰 영역(120b)보다 저농도로 제2 N웰 영역(120b)을 감싸는 구조의 딥웰 영역(115)을 별도로 형성시킴으로써, 고전압 트랜지스터에 음의 고전압이 인가되어도 제2 N웰 영역(120b)에는 영향을 미치지 않도록 할 수 있다.

따라서, 고전압 트랜지스터에 음의 고전압, 예컨대 -20V의 고전압이 인가되어도 저전압 트랜지스터에 데미지를 입히지 않는다. 이는, 고전압 트랜지스터에 음의 고전압 인가시 제1 영역(H)에서 제2 영역(L)으로 전달되는 전자가 저농도의 딥웰 영역(115) 내에서 분산되기 때문이다.

또한, 본 발명의 실시예에 따른 반도체 소자는 양측벽에 스페이서(126)를 구비하고 제1 및 제2 영역(H, L)의 기판(110) 상에 각각 형성된 고전압 게이트 전극(125a) 및 저전압 게이트 전극(125b)과, 고전압 게이트 전극(125a) 및 저전압 게이트 전극(125b)의 양측으로 노출된 제1 및 제2 N웰 영역(120a, 120b) 내에 각각 형성된 제1 및 제2 소오스/드레인 영역(127a, 127b)를 더 포함한다.

특히, 고전압 트랜지스터를 형성하기 위해 형성된 제1 N웰 영역(120a) 내에는 제1 드레인 영역(127a)을 감싸도록 형성된 P^- 드리프트 영역(121)이 존재한다. 이로써, DDD 구조를 갖는 고전압 PMOS 트랜지스터가 완성된다.

고전압 게이트 전극(125a) 및 저전압 게이트 전극(125b)은 각각 게이트 산화막(123a, 123b)과 폴리 실리콘막(124)의 적층구조로 이루어지는데, 이때 게이트 산화막(123a)은 고전압 트랜지스터의 고전압 게이트 산화막(123a)으로 저전압 트랜지스터의 저전압 게이트 산화막(123b)보다 두껍게 형성된다. 이는, 고전압 트랜지스터의 문턱전압이 저전압 트랜지스터의 문턱전압보다 높기 때문이다.

도 2에 있어서, 미설명된 부호 '128'은 고전압 트랜지스터의 제1 N웰 영역(120a) 내에 고전압을 인가하기 위해 형성될 바디 패드와 접속되는 N⁺ 접합영역이 다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도이다. 여기서는, 일례로 고전압 및 저전압 트랜지스터를 하나의 칩 내에 구현하는 CMOS 반도체 소자 제조방법을 설명하기로 한다.

먼저, 도 3a에 도시된 바와 같이, 고전압 트랜지스터가 형성될 제1 영역(H) 및 저전압 트랜지스터가 형성될 제2 영역(L)으로 정의된 기판(110)을 제공한다. 여기서, 기판(110)은 P형 또는 N형으로 도핑될 수 있다.

이어서, 기판(110) 상에 산화공정을 실시하여 스크린 산화막(screen oxide, 111)을 형성한다. 스크린 산화막(111)은 후속 웰 및 드리프트 영역을 형성하기 위한 확산(Diffusion)공정(또는, 이온주입공정)시 노출된 기판(110)의 상부 표면이 손상되는 것을 방지한다. 이때, 스크린 산화막(111)은 습식 또는 건식산화공정을 이용하여 산화 실리콘막(SiO₂)으로 형성한다. 예컨대, O₂ 기체를 이용한 열산화공정으로 형성한다.

이어서, 스크린 산화막(111) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(112)을 형성한다. 여기서, 포토레지스트 패턴(112)은 딥웰 영역을 정의하기 위한 것으로, 제2 영역(L)을 오픈(Open)시키는 구조로 형성한다.

이어서, 포토레지스트 패턴(112)을 마스크(Mask)로 이용한 이온주입공정(113)을 실시하여 불순물 이온을 주입한다. 예컨대, 5족 물질인 인(P) 또는 비소 (As)와 같은 불순물 이온을 주입하여 N형으로 형성한다. 여기서, 이온주입공정(113)은 후속공정을 통해 제2 영역(L)에 형성될 웰 영역보다 저농도로 형성된다.

이어서, 도 3b에 도시된 바와 같이, 드라이브 인(Drive-in) 공정을 실시하여 상기한 불순물 이온을 확산시켜 제2 영역(L)의 기판(110) 내에 딥웰 영역(DWELL, 115)을 형성한다.

이어서, 스트립(Strip)공정을 실시하여 포토레지스트 패턴(112, 도 3a 참조)을 제거한다.

이어서, 도 3c에 도시된 바와 같이, 포토 마스크 공정을 실시하여 스크린 산화막(111) 상에 포토레지스트 패턴(116)을 형성한다. 여기서, 포토레지스트 패턴(116)은 제1 및 제2 영역(H, L) 내에 각각 NMOS 트랜지스터가 형성될 제1 및 제2 NMOS 영역(N₁, N₂)을 정의하기 위한 것이다.

이어서, 포토레지스트 패턴(116)을 마스크로 이용한 이온주입공정(117)을 실시하여 제1 NMOS 영역(N₁)의 기판(110) 및 제2 NMOS 영역(N₂)의 딥웰 영역(115) 내에 각각 불순물 이온을 주입한다. 예컨대, 5족 물질인 인(P) 또는 비소(As)와 같은 불순물 이온을 주입한다.

이어서, 도 3d에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(116, 도 3c 참조)을 제거한다.

이어서, 포토 마스크 공정을 실시하여 스크린 산화막(111) 상에 포토레지스트 패턴(118)을 형성한다. 여기서, 포토레지스트 패턴(118)은 제1 및 제2 영역(H, L) 내에 각각 PMOS 트랜지스터가 형성될 제1 및 제2 PMOS 영역(P₁, P₂)을 정의하기 위한 것이다.

이어서, 포토레지스트 패턴(118)을 마스크로 이용한 이온주입공정(119)을 실시하여 제1 PMOS 영역(N₁)의 기판(110) 및 제2 PMOS 영역(N₂)의 딥웰 영역(115) 내에 각각 불순물 이온을 주입한다. 예컨대, 3족 물질인 보론(B)과 같은 불순물 이온을 주입한다.

이어서, 도 3e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(118, 도 3d 참조)을 제거한다.

이어서, 드라이브 인 공정을 실시하여 제1 및 제2 영역(H, L) 내의 제1 및 제2 PMOS 영역(P₁, P₂)과 제1 및 제2 NMOS 영역(N₁, N₂)에 각각 주입된 불순물 이온을 확산시킨다. 이로써, 제1 및 제2 PMOS 영역(P₁, P₂)과 제1 및 제2 NMOS 영역(N₁, N₂)에 각각 제1 및 제2 N웰(120a, 120b)과 제1 및 제2 P웰(120c, 120d)을 형성한다. 바람직하게는, 제2 P웰(120d) 및 제2 N웰(120b)은 딥웰 영역(115) 내에 형성한다.

이어서, 습식식각공정을 실시하여 스크린 산화막(111, 도 3d 참조)을 제거한다. 이때, 습식식각공정의 공정시간을 조절하여 기판(110) 상부 표면이 손상되지 않는 범위 내에서 선택적으로 스크린 산화막(111)을 제거한다.

이후에는, 통상의 고전압 트랜지스터 및 저전압 트랜지스터를 하나의 칩 내에 구현하는 CMOS 반도체 소자 제조방법에 따라 게이트 전극 및 소오스/드레인 형 성공정을 진행한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 고전압 및 저전압 트랜지스터가 각각 형성될 제1 및 제2 영역의 기판 내에 각각 형성된 제1 및 제2 웰 영역을 서로 전기적으로 격리시키기 위해 제2 웰 영역을 감싸는 구조의 딥웰 영역을 별도로 형성시킴으로써, 고전압 트랜지스터에 음의 전압(-) 인가시 제1 영역에서 제2 영역으로 전달된 전자가 딥웰 영역에서 분산되도록 할 수 있다.

따라서, 고전압 트랜지스터에 음의 전압(-)이 인가되어도 저전압 트랜지스터에 데미지를 입히지 않는다. 이를 통해, 고전압 트랜지스터에 +/- 고전압 모두를 인가할 수 있게 되어 고전압 트랜지스터가 필요한 반도체 소자의 응용 범위를 확대시킬 수 있는 효과가 있다.

Claims

고전압 트랜지스터가 형성될 제1 영역 및 저전압 트랜지스터가 형성될 제2 영역으로 정의된 기판;

상기 제1 및 제2 영역을 서로 전기적으로 격리시키기 위해 상기 제2 영역의 상기 기판 내에 형성된 딥웰 영역;

상기 제1 영역의 상기 기판 내에 형성된 제1 웰 영역; 및

상기 제2 영역의 상기 딥웰 영역 내에 형성된 제2 웰 영역;을 포함하고,

상기 딥웰 영역은 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 소자.
제 1 항에 있어서,

상기 딥웰 영역은 상기 제2 웰 영역보다 저농도로 형성된 반도체 소자.
제 2 항에 있어서,

상기 딥웰 영역은 N형으로 형성된 반도체 소자.
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,

상기 제1 및 제2 웰 영역은 서로 동일한 도전형으로 형성된 반도체 소자.
제 4 항에 있어서,

상기 제1 및 제2 영역의 상기 기판 상에 형성된 고전압 게이트 전극 및 저전압 게이트 전극;

상기 고전압 및 저전압 게이트 전극의 양측으로 노출된 상기 제1 및 제2 웰 영역 내에 각각 형성된 제1 및 제2 소오스/드레인 영역; 및

상기 제1 웰 영역 내에 상기 제1 소오스/드레인 영역을 감싸도록 국부적으로 형성된 드리프트 영역

을 더 포함하는 반도체 소자.
고전압 트랜지스터가 형성될 제1 영역 및 저전압 트랜지스터가 형성될 제2 영역으로 정의된 기판을 제공하는 단계;

상기 제2 영역의 상기 기판 내에 딥웰 영역을 형성하는 단계; 및

상기 제1 영역의 상기 기판 내에 제1 웰 영역을 형성하는 동시에 상기 딥웰 영역 내에 제2 웰 영역을 형성하는 단계;를 포함하고,

상기 딥웰 영역은 상기 제1 웰 영역 및 상기 제2 웰 영역보다 깊게 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
제 6 항에 있어서,

상기 딥웰 영역은 상기 제2 웰 영역보다 저농도로 형성하는 반도체 소자 제조방법.
제 7 항에 있어서,

상기 제1 및 제2 웰 영역은 서로 동일한 도전형으로 형성하는 반도체 소자 제조방법.
제 6 항 내지 제 8 항 중 어느 하나의 항에 있어서, 상기 제2 웰 영역을 형성한 후,

상기 제1 웰 영역 내에 국부적으로 드리프트 영역을 형성하는 단계;

상기 제1 및 제2 영역의 상기 기판 상에 각각 고전압 게이트 전극 및 저전압 게이트 전극을 형성하는 단계; 및

상기 고전압 게이트 전극의 양측으로 각각 노출된 상기 제1 웰 영역 및 상기 드리프트 영역 내에 제1 소오스/드레인을 형성하는 동시에 상기 저전압 게이트 전극의 양측으로 노출된 상기 제2 웰 영역 내에 제2 소오스/드레인 영역을 형성하는 단계

를 더 포함하는 반도체 소자 제조방법.