JP2002158291A - 基板への降伏電圧が高い低電圧トランジスタ - Google Patents
基板への降伏電圧が高い低電圧トランジスタInfo
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Abstract
(57)【要約】
【課題】 ボディ−基板の降伏電圧が高い高電圧トラン
ジスタを提供する。 【解決手段】 高降伏電圧トランジスタ(30,30')は、ウ
ェル配置内に形成される。この配置は、浅く多くドープ
したウェル(44)の少なくとも一部が、深く少なくドープ
したウェル(50)内に配置され、両方のウェルは基板(42)
のエピタキシャル層(43)内に形成される。深いウェル(5
0)はまた、それ自体で高電圧トランジスタを形成するた
め使用され、一方浅いウェル(44)は、それ自体で低電圧
高性能トランジスタを形成するため使用される。この構
成により、高バイアス電圧の用途で、高性能で正確にマ
ッチングするトランジスタを使用することが出来、ボデ
ィ−基板(即ち、「バックゲート−基板」)の接合が降伏
する恐れは無い。
ジスタを提供する。 【解決手段】 高降伏電圧トランジスタ(30,30')は、ウ
ェル配置内に形成される。この配置は、浅く多くドープ
したウェル(44)の少なくとも一部が、深く少なくドープ
したウェル(50)内に配置され、両方のウェルは基板(42)
のエピタキシャル層(43)内に形成される。深いウェル(5
0)はまた、それ自体で高電圧トランジスタを形成するた
め使用され、一方浅いウェル(44)は、それ自体で低電圧
高性能トランジスタを形成するため使用される。この構
成により、高バイアス電圧の用途で、高性能で正確にマ
ッチングするトランジスタを使用することが出来、ボデ
ィ−基板(即ち、「バックゲート−基板」)の接合が降伏
する恐れは無い。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の分野に
関し、より詳しくは、集積回路に使用される電界効果ト
ランジスタの構成に関する。
関し、より詳しくは、集積回路に使用される電界効果ト
ランジスタの構成に関する。
【０００２】
【従来の技術】電子の集積回路の分野では、トランジス
タのフィーチャの大きさが、連続的に減少している。フ
ィーチャの大きさが小さくなると、集積回路はより高い
レベルの機能が可能であり、また集積回路の製造コスト
が減少する。製造コストが減少するのは、１つのウェハ
上に製造できる（従って、ほぼ同じコストで）集積回路
ダイの数を増加させることによるだけではなく、また１
つの「故障を起こす(killing)」欠陥により影響を受け
る面積を減少させることにより、ある欠陥密度に対する
ウェハの理論的歩留まりを増加させることにもよる。更
に、一般により小さいトランジスタによって、スイッチ
ング時間がより速くなることにより、集積回路の性能は
改善される。
タのフィーチャの大きさが、連続的に減少している。フ
ィーチャの大きさが小さくなると、集積回路はより高い
レベルの機能が可能であり、また集積回路の製造コスト
が減少する。製造コストが減少するのは、１つのウェハ
上に製造できる（従って、ほぼ同じコストで）集積回路
ダイの数を増加させることによるだけではなく、また１
つの「故障を起こす(killing)」欠陥により影響を受け
る面積を減少させることにより、ある欠陥密度に対する
ウェハの理論的歩留まりを増加させることにもよる。更
に、一般により小さいトランジスタによって、スイッチ
ング時間がより速くなることにより、集積回路の性能は
改善される。
【０００３】多くの例でトランジスタのフィーチャの大
きさが減少したので、集積回路にかける作動電圧を低下
させる必要がある。多くのデバイスの降伏電圧はより小
さいデバイスではより低いからである。例えば、金属酸
化物半導体（ＭＯＳ）トランジスタは、チャンネル長さ
がより小さいので、ソース−ドレンの降伏電圧はより低
くなる。更に、チャンネル長さと電極幅等のトランジス
タの横方向のフィーチャの大きさが減少しているので、
接合の深さとその他の垂直方向のフィーチャ寸法を減少
させる必要がある。
きさが減少したので、集積回路にかける作動電圧を低下
させる必要がある。多くのデバイスの降伏電圧はより小
さいデバイスではより低いからである。例えば、金属酸
化物半導体（ＭＯＳ）トランジスタは、チャンネル長さ
がより小さいので、ソース−ドレンの降伏電圧はより低
くなる。更に、チャンネル長さと電極幅等のトランジス
タの横方向のフィーチャの大きさが減少しているので、
接合の深さとその他の垂直方向のフィーチャ寸法を減少
させる必要がある。
【０００４】しかし、ある集積回路の用途では、依然と
して高電圧の作動が必要である。例えば、モーター制御
と自動車の用途で集積回路を使用するときは、このよう
なデバイスの負荷の要件のために高電圧の出力信号が必
要かもしれない。さらに、ある環境では、集積回路が高
バイアス電圧に耐えられることを要求するかもしれな
い。従って、非常に小さいアクティブデバイスとトラン
ジスタを使用する現代の集積回路は、これらの用途には
全く適さない。
して高電圧の作動が必要である。例えば、モーター制御
と自動車の用途で集積回路を使用するときは、このよう
なデバイスの負荷の要件のために高電圧の出力信号が必
要かもしれない。さらに、ある環境では、集積回路が高
バイアス電圧に耐えられることを要求するかもしれな
い。従って、非常に小さいアクティブデバイスとトラン
ジスタを使用する現代の集積回路は、これらの用途には
全く適さない。
【０００５】過去において、高電圧の用途では、別体の
「パワー」集積回路が、低電圧高性能集積回路と組合せ
て使用された。このように、高性能集積回路は、パワー
ＩＣを制御することが出来、そのパワーＩＣが次にその
用途で必要な高電圧又は高電流信号を増減させる。もち
ろん、コストを削減し、形状ファクターを減らし、性能
を向上させるには、同じ集積回路内に出来るだけ多くの
機能を集積するのが好ましい。その結果、多くの現代の
集積回路は、高性能（即ち、「低電圧」）と高電圧トラ
ンジスタの両方を含んでいる。
「パワー」集積回路が、低電圧高性能集積回路と組合せ
て使用された。このように、高性能集積回路は、パワー
ＩＣを制御することが出来、そのパワーＩＣが次にその
用途で必要な高電圧又は高電流信号を増減させる。もち
ろん、コストを削減し、形状ファクターを減らし、性能
を向上させるには、同じ集積回路内に出来るだけ多くの
機能を集積するのが好ましい。その結果、多くの現代の
集積回路は、高性能（即ち、「低電圧」）と高電圧トラ
ンジスタの両方を含んでいる。
【０００６】しかし、高性能と高電圧トランジスタを同
じ集積回路に集積するのに必要な製造プロセスは、極め
て複雑になる。本発明に関連して、従来の低電圧と高電
圧のトランジスタでは構造が違うために、両方のトラン
ジスタを同じプロセスでは最適化することが出来ないこ
とが分かった。これらの違いは、トランジスタを形成す
るウェルの形成で特に著しい。その結果、従来の製造の
流れでは、低電圧と高電圧のトランジスタの製造に別の
プロセスを使用する。
じ集積回路に集積するのに必要な製造プロセスは、極め
て複雑になる。本発明に関連して、従来の低電圧と高電
圧のトランジスタでは構造が違うために、両方のトラン
ジスタを同じプロセスでは最適化することが出来ないこ
とが分かった。これらの違いは、トランジスタを形成す
るウェルの形成で特に著しい。その結果、従来の製造の
流れでは、低電圧と高電圧のトランジスタの製造に別の
プロセスを使用する。
【０００７】図１ａと１ｂは、それぞれ従来の高性能、
即ち「低電圧」ｐ−チャンネルＭＯＳトランジスタの平
面図と断面図である。この例では、トランジスタがｐ−
型基板2の上に形成され、その上に通常の方法でｐ−型
エピタキシャル層(P-epi)3が形成される。トランジスタ
は、ｎ−ウェル4内に形成され、このｎ−ウェルは、Ｍ
ＯＳトランジスタのボディ領域として作用する。フィー
ルド酸化物構造5は、表面にエッチングした凹部に堆積
した通常のＬＯＣＵＳ熱酸化珪素又は酸化珪素で良く、
デバイスのアクティブ領域を画定する。このアクティブ
領域の選択した位置の上にポリシリコンゲート電極10が
配置され、ｐ＋拡散領域6がｎ−ウェル4内のフィールド
酸化物構造5とゲート電極10に覆われない位置に形成さ
れる。その結果、トランジスタのｐ−型ソースとドレン
領域が、ゲート電極10に対して自動的に調整されて形成
される。所望により、ゲート電極の側面に側壁フィラメ
ントを設け、後に構造を珪素化合物とするのを容易に
し、グレーテッドソース−ドレン接合（一般にｎ−チャ
ンネルデバイスにはより適切である）を形成しても良
い。多層レベルの絶縁体7（構造が見えるようにするた
め図１ａには示さない）を形成し、この薄膜を通してコ
ンタクト開口部をエッチングするのに続いて、通常の方
法で金属導体8を形成して、トランジスタの所望の素子
へのコンタクトを作る。この例では、金属電極8sと8d
は、それぞれトランジスタのソースとドレンへのコンタ
クトを作り、金属電極8bgは、ｎ＋拡散領域9を経由して
ウェル4への「バックゲート」コンタクト（「ボディ」
コンタクトともいわれる）を作り、デバイスのボディ領
域が所望の電圧にバイアスされるようにする。
即ち「低電圧」ｐ−チャンネルＭＯＳトランジスタの平
面図と断面図である。この例では、トランジスタがｐ−
型基板2の上に形成され、その上に通常の方法でｐ−型
エピタキシャル層(P-epi)3が形成される。トランジスタ
は、ｎ−ウェル4内に形成され、このｎ−ウェルは、Ｍ
ＯＳトランジスタのボディ領域として作用する。フィー
ルド酸化物構造5は、表面にエッチングした凹部に堆積
した通常のＬＯＣＵＳ熱酸化珪素又は酸化珪素で良く、
デバイスのアクティブ領域を画定する。このアクティブ
領域の選択した位置の上にポリシリコンゲート電極10が
配置され、ｐ＋拡散領域6がｎ−ウェル4内のフィールド
酸化物構造5とゲート電極10に覆われない位置に形成さ
れる。その結果、トランジスタのｐ−型ソースとドレン
領域が、ゲート電極10に対して自動的に調整されて形成
される。所望により、ゲート電極の側面に側壁フィラメ
ントを設け、後に構造を珪素化合物とするのを容易に
し、グレーテッドソース−ドレン接合（一般にｎ−チャ
ンネルデバイスにはより適切である）を形成しても良
い。多層レベルの絶縁体7（構造が見えるようにするた
め図１ａには示さない）を形成し、この薄膜を通してコ
ンタクト開口部をエッチングするのに続いて、通常の方
法で金属導体8を形成して、トランジスタの所望の素子
へのコンタクトを作る。この例では、金属電極8sと8d
は、それぞれトランジスタのソースとドレンへのコンタ
クトを作り、金属電極8bgは、ｎ＋拡散領域9を経由して
ウェル4への「バックゲート」コンタクト（「ボディ」
コンタクトともいわれる）を作り、デバイスのボディ領
域が所望の電圧にバイアスされるようにする。
【０００８】図１ａと１ｂの幾つかのフィーチャは、低
電圧、高性能デバイスに特有のものである。一般に、ｎ
−ウェル4は比較的浅く、比較的多くドープされている
（ソース−ドレン領域6ほどは多くドープされていな
い）。例えば、従来のサブミクロンプロセスでは、ｎ−
ウェル4はエピタキシャル層3内に２ミクロンのオーダー
の深さで、ドーピング濃度は３×1016ｃｍ-3のオーダー
で、その結果シート抵抗は850Ω／□のオーダーとな
る。ｎ−ウェル4を比較的浅く多くドープすることによ
り、ｎ−ウェル4内に形成されたチャンネル長さの短い
トランジスタは、比較的高い利得値ｇm（又は、ｋ’）
を得ることが出来、これは極めて高い性能である。さら
に、この構造により、電流ミラー回路等の精密な用途に
必要な優れたトランジスタのマッチング性能が得られ
る。
電圧、高性能デバイスに特有のものである。一般に、ｎ
−ウェル4は比較的浅く、比較的多くドープされている
（ソース−ドレン領域6ほどは多くドープされていな
い）。例えば、従来のサブミクロンプロセスでは、ｎ−
ウェル4はエピタキシャル層3内に２ミクロンのオーダー
の深さで、ドーピング濃度は３×1016ｃｍ-3のオーダー
で、その結果シート抵抗は850Ω／□のオーダーとな
る。ｎ−ウェル4を比較的浅く多くドープすることによ
り、ｎ−ウェル4内に形成されたチャンネル長さの短い
トランジスタは、比較的高い利得値ｇm（又は、ｋ’）
を得ることが出来、これは極めて高い性能である。さら
に、この構造により、電流ミラー回路等の精密な用途に
必要な優れたトランジスタのマッチング性能が得られ
る。
【０００９】しかし、ｎ−ウェル4を多くドープするの
はトランジスタの高い利得を得るのに必要であるが、そ
の結果降伏電圧は比較的低くなる。例えば、図１ａと１
ｂのトランジスタのソース−ドレン降伏電圧は、５ボル
トのオーダー又はそれより低い。更に、ｎ−ウェル4を
多くドープすると、エピタキシャル層3との界面におけ
る接合の降伏電圧は、２５ボルト又はそれ以下に低下す
る。このような降伏電圧は、多くの高速回路の用途には
適するが、あるモーター制御と自動車の用途では、この
ようなデバイスを使用することが出来ない。
はトランジスタの高い利得を得るのに必要であるが、そ
の結果降伏電圧は比較的低くなる。例えば、図１ａと１
ｂのトランジスタのソース−ドレン降伏電圧は、５ボル
トのオーダー又はそれより低い。更に、ｎ−ウェル4を
多くドープすると、エピタキシャル層3との界面におけ
る接合の降伏電圧は、２５ボルト又はそれ以下に低下す
る。このような降伏電圧は、多くの高速回路の用途には
適するが、あるモーター制御と自動車の用途では、この
ようなデバイスを使用することが出来ない。
【００１０】図２ａと２ｂは高電圧トランジスタを示
し、この降伏電圧は、上述した低電圧トランジスタの場
合よりずっと高い。この高電圧トランジスタは、図１ａ
と１ｂのトランジスタと共通のフィーチャが多くある。
例えば、ｐ＋拡散領域16とｎ＋拡散領域17であり、これ
らの位置はフィールド酸化物構造5とゲート電極18とに
より画定される。ゲート電極18は、低電圧トランジスタ
のゲート電極10よりずっと広く（ソースからドレン）、
チャンネル長さはより長く、従ってソース−ドレン降伏
電圧はより高い（例えば、１０から１５ボルトのオーダ
ー）。このデバイスではこのより長いチャンネル長さを
許容できる。トランジスタの利得は高電圧トランジスタ
では重要ではないからである。金属電極8bg、8s、8dが設
けられ、それぞれボディノード、ソース、ドレンとのコ
ンタクトを作る。
し、この降伏電圧は、上述した低電圧トランジスタの場
合よりずっと高い。この高電圧トランジスタは、図１ａ
と１ｂのトランジスタと共通のフィーチャが多くある。
例えば、ｐ＋拡散領域16とｎ＋拡散領域17であり、これ
らの位置はフィールド酸化物構造5とゲート電極18とに
より画定される。ゲート電極18は、低電圧トランジスタ
のゲート電極10よりずっと広く（ソースからドレン）、
チャンネル長さはより長く、従ってソース−ドレン降伏
電圧はより高い（例えば、１０から１５ボルトのオーダ
ー）。このデバイスではこのより長いチャンネル長さを
許容できる。トランジスタの利得は高電圧トランジスタ
では重要ではないからである。金属電極8bg、8s、8dが設
けられ、それぞれボディノード、ソース、ドレンとのコ
ンタクトを作る。
【００１１】高電圧トランジスタは、基板2とエピタキ
シャル層3内に同じように形成される。しかし、ｎ−ウ
ェル14は、低電圧デバイスの対応するｎ−ウェル4より
ずっと少なくまた深くドープされる。例えば、ｎ−ウェ
ル14のドーピング濃度は、４×1015ｃｍ-3のオーダー
で、その結果シート抵抗は2150Ω／□のオーダーとな
る。ｎ−ウェル14の深さは、４から５ミクロンのオーダ
ーで、これは低電圧デバイスの約２倍の深さである。あ
る用途では、高電圧トランジスタの下にｎ−型埋込み層
19を設けてもよい。この領域は、高電圧トランジスタの
動作に必要ではないが、このような埋込み層が得られれ
ば（例えば、同じ集積回路内のバイポーラトランジスタ
用の埋込みコレクタとして）、層18は図２ｂに示す高電
圧トランジスタ内に組込んでもよい。
シャル層3内に同じように形成される。しかし、ｎ−ウ
ェル14は、低電圧デバイスの対応するｎ−ウェル4より
ずっと少なくまた深くドープされる。例えば、ｎ−ウェ
ル14のドーピング濃度は、４×1015ｃｍ-3のオーダー
で、その結果シート抵抗は2150Ω／□のオーダーとな
る。ｎ−ウェル14の深さは、４から５ミクロンのオーダ
ーで、これは低電圧デバイスの約２倍の深さである。あ
る用途では、高電圧トランジスタの下にｎ−型埋込み層
19を設けてもよい。この領域は、高電圧トランジスタの
動作に必要ではないが、このような埋込み層が得られれ
ば（例えば、同じ集積回路内のバイポーラトランジスタ
用の埋込みコレクタとして）、層18は図２ｂに示す高電
圧トランジスタ内に組込んでもよい。
【００１２】より深くより少なくドープしたｎ−ウェル
14は、低電圧デバイスの場合よりボディ−基板の降伏電
圧がずっと高い。例えば、上述したように構成された高
電圧トランジスタの基板降伏電圧は、６０ボルトのオー
ダーになるかもしれない。しかし、この深く少なくドー
プしたウェルは、デバイスの性能に大きな影響を与え、
利得特性が著しく減少する。その結果、これらの高電圧
デバイスは、性能が重要な回路の位置には適さない。更
に、ウェルを少なくドーピングすることは、高電圧デバ
イスの構成はかなり変わり易くなり、同じダイ内に製造
された高電圧デバイスが、低電圧トランジスタのように
は相互にマッチングしないことになる。
14は、低電圧デバイスの場合よりボディ−基板の降伏電
圧がずっと高い。例えば、上述したように構成された高
電圧トランジスタの基板降伏電圧は、６０ボルトのオー
ダーになるかもしれない。しかし、この深く少なくドー
プしたウェルは、デバイスの性能に大きな影響を与え、
利得特性が著しく減少する。その結果、これらの高電圧
デバイスは、性能が重要な回路の位置には適さない。更
に、ウェルを少なくドーピングすることは、高電圧デバ
イスの構成はかなり変わり易くなり、同じダイ内に製造
された高電圧デバイスが、低電圧トランジスタのように
は相互にマッチングしないことになる。
【００１３】従来の低電圧と高電圧のトランジスタは、
性能と降伏特性が異なるので、回路の設計は、高バイア
ス電圧を受ける位置（ソース−ドレン間でも、ボディ領
域と基板の間でも）に高性能又は近くマッチングしたト
ランジスタを必要としないように注意する必要がある。
こういった制限により回路の性能を犠牲にしなければな
らない場合がある。しかし、特別の回路でも最適化でき
るほど十分に頑強ではない。
性能と降伏特性が異なるので、回路の設計は、高バイア
ス電圧を受ける位置（ソース−ドレン間でも、ボディ領
域と基板の間でも）に高性能又は近くマッチングしたト
ランジスタを必要としないように注意する必要がある。
こういった制限により回路の性能を犠牲にしなければな
らない場合がある。しかし、特別の回路でも最適化でき
るほど十分に頑強ではない。
【００１４】
【発明が解決しようとする課題】それゆえ、本発明の目
的は、ボディ−基板の降伏電圧が高い高電圧トランジス
タを提供することである。本発明の別の目的は、現在の
プロセス作業を使用して製造できるこのようなトランジ
スタを提供することである。
的は、ボディ−基板の降伏電圧が高い高電圧トランジス
タを提供することである。本発明の別の目的は、現在の
プロセス作業を使用して製造できるこのようなトランジ
スタを提供することである。
【００１５】本発明の別の目的は、高電圧環境で正確に
マッチングさせたデバイスを利用する回路内で使用する
のに適したこのようなトランジスタを提供することであ
る。本発明の他の目的と利点は、添付図面と共に次の本
発明の詳細な説明を参照すれば、明らかであろう。
マッチングさせたデバイスを利用する回路内で使用する
のに適したこのようなトランジスタを提供することであ
る。本発明の他の目的と利点は、添付図面と共に次の本
発明の詳細な説明を参照すれば、明らかであろう。
【００１６】
【課題を解決するための手段】本発明は、高電圧デバイ
スと、少なくとも１つの低電圧、高性能デバイスとを含
む集積回路で実現することが出来る。低電圧デバイスは
ウェル内に形成され、このウェルは、浅く多くドープし
たウェルが、深く少なくドープしたｎ−ウェル内に形成
される。高バイアス電圧に晒されない他の低電圧デバイ
スと、他の高電圧デバイスとは、それ独自のウェル内に
形成される。即ち、低電圧トランジスタは従来の浅い多
くドープしたウェル内に、高電圧デバイスはより深く少
なくドープしたウェル内に形成される。
スと、少なくとも１つの低電圧、高性能デバイスとを含
む集積回路で実現することが出来る。低電圧デバイスは
ウェル内に形成され、このウェルは、浅く多くドープし
たウェルが、深く少なくドープしたｎ−ウェル内に形成
される。高バイアス電圧に晒されない他の低電圧デバイ
スと、他の高電圧デバイスとは、それ独自のウェル内に
形成される。即ち、低電圧トランジスタは従来の浅い多
くドープしたウェル内に、高電圧デバイスはより深く少
なくドープしたウェル内に形成される。
【００１７】
【発明の実施の形態及び実施例】本発明は、多くの種類
の集積回路と、色々のクラスのトランジスタで実現する
ことが出来る。このように、この明細書から本発明は広
い範囲の用途で利用することが出来、次の詳細な説明は
例としてのみ提示されていることを、当業者は分かるで
あろう。
の集積回路と、色々のクラスのトランジスタで実現する
ことが出来る。このように、この明細書から本発明は広
い範囲の用途で利用することが出来、次の詳細な説明は
例としてのみ提示されていることを、当業者は分かるで
あろう。
【００１８】図３を参照すると、本発明の好適な実施の
形態が実行される集積回路20が、比較的高レベルで例示
されている。この例で集積回路20は、モーター制御又は
自動車システム等の高電圧の用途で使用することを企図
している。集積回路20は、データ処理回路22を備え、こ
れはこの例では、比較的複雑な高性能デジタル回路であ
り、図１ａと１ｂに関連して上述した従来の低電圧、高
性能トランジスタにより実現される。データ処理回路22
は、電源電圧Ｖddによりバイアスされ、これは3.3ボル
トのオーダー等の比較的低い電圧である。一方、入力／
出力（Ｉ／Ｏ）回路24は、高電圧回路のブロックで、集
積回路20の外の高電圧負荷回路と通信するのに使用さ
れ、それゆえその端子には高電圧の振れ(swing)が含ま
れるかもしれない。このため、入力／出力回路24は、電
源電圧ＶddHVでバイアスされ、これは60ボルトのオーダ
ー等の高電圧である。このように、入力／出力回路24
は、図２ａと２ｂに関連して上述した従来の高電圧トラ
ンジスタにより実現される。
形態が実行される集積回路20が、比較的高レベルで例示
されている。この例で集積回路20は、モーター制御又は
自動車システム等の高電圧の用途で使用することを企図
している。集積回路20は、データ処理回路22を備え、こ
れはこの例では、比較的複雑な高性能デジタル回路であ
り、図１ａと１ｂに関連して上述した従来の低電圧、高
性能トランジスタにより実現される。データ処理回路22
は、電源電圧Ｖddによりバイアスされ、これは3.3ボル
トのオーダー等の比較的低い電圧である。一方、入力／
出力（Ｉ／Ｏ）回路24は、高電圧回路のブロックで、集
積回路20の外の高電圧負荷回路と通信するのに使用さ
れ、それゆえその端子には高電圧の振れ(swing)が含ま
れるかもしれない。このため、入力／出力回路24は、電
源電圧ＶddHVでバイアスされ、これは60ボルトのオーダ
ー等の高電圧である。このように、入力／出力回路24
は、図２ａと２ｂに関連して上述した従来の高電圧トラ
ンジスタにより実現される。
【００１９】本発明のこの好適な実施の形態によれば、
集積回路20はまた、高電圧アナログ回路25を備える。高
電圧アナログ回路25は、データ処理回路22と入力／出力
回路24の何れか又は両方により、有用な特定の機能を実
行するが、図３に示すように、電源電圧ＶddHVと接地で
バイアスされている。このように、高電圧アナログ回路
25は、図２ａと２ｂに関連して上述した高電圧トランジ
スタを含む。
集積回路20はまた、高電圧アナログ回路25を備える。高
電圧アナログ回路25は、データ処理回路22と入力／出力
回路24の何れか又は両方により、有用な特定の機能を実
行するが、図３に示すように、電源電圧ＶddHVと接地で
バイアスされている。このように、高電圧アナログ回路
25は、図２ａと２ｂに関連して上述した高電圧トランジ
スタを含む。
【００２０】しかし、本発明のこの好適な実施の形態に
よれば、高電圧アナログ回路25内のあるデバイスは、低
電圧トランジスタの特性を有する必要がある。例えば、
これらのあるデバイスは、高い利得又は速いスイッチン
グ特性が必要かもしれず、又は相互に非常に近くマッチ
ングさせなければならないかもしれない。これらの特性
により、ｐ−チャンネルＭＯＳデバイスの場合は、比較
的多くドープした浅いｎ−ウェルが必要かもしれない。
しかし、電源ＶddHVにより高いバイアス電圧をかけられ
ると、図１ａと１ｂに示す従来の低電圧トランジスタの
構成では、このような電圧では降伏する。
よれば、高電圧アナログ回路25内のあるデバイスは、低
電圧トランジスタの特性を有する必要がある。例えば、
これらのあるデバイスは、高い利得又は速いスイッチン
グ特性が必要かもしれず、又は相互に非常に近くマッチ
ングさせなければならないかもしれない。これらの特性
により、ｐ−チャンネルＭＯＳデバイスの場合は、比較
的多くドープした浅いｎ−ウェルが必要かもしれない。
しかし、電源ＶddHVにより高いバイアス電圧をかけられ
ると、図１ａと１ｂに示す従来の低電圧トランジスタの
構成では、このような電圧では降伏する。
【００２１】図４は、高電圧アナログ回路25の例を示
し、この回路は高電圧電源ＶddHVによりバイアスされ、
しかもトランジスタ間の近いマッチングを必要とする。
図４の例では、高電圧アナログ回路25は、基準電圧Ｖ
REFにより制御され、高電圧電源ＶddHVと接地の間に２
つのレッグ（脚）がある。基準レッグは、ｎ−チャンネ
ルトランジスタ36を備え、そのソースは接地され、その
ゲートは基準電圧ＶREFを受ける。トランジスタ36のド
レンは、ｐ−チャンネルトランジスタ34のドレンに結合
され、このｐ−チャンネルトランジスタは、そのソース
をｐ−チャンネルミラートランジスタ301のドレンに結
合される。ミラートランジスタ301は、そのソースを高
電圧電源ＶddHVでバイアスされる。ミラートランジスタ
301のボディノード、即ちバックゲートもまた、高電圧
電源ＶddHVでバイアスされる。ミラーレッグでは、ｐ−
チャンネルミラートランジスタ302もまた、そのソース
とボディノードを高電圧電源ＶddHVでバイアスされる。
ｐ−チャンネルミラートランジスタ302のゲートは、そ
のドレンに結合され、またミラートランジスタ301のゲ
ートに結合されている。ミラートランジスタ302のドレ
ンとゲートは、ｐ−チャンネルトランジスタ32のソース
に結合され、このｐ−チャンネルトランジスタ32は、ド
レンが電流源38を通って接地に結合する。トランジスタ
32,34のゲートは、プルダウン電流源40とツェナーダイ
オード39の間のノードに共通に結合する。ツェナーダイ
オード39のカソードは、また高電圧電源ＶddHVでバイア
スされる。
し、この回路は高電圧電源ＶddHVによりバイアスされ、
しかもトランジスタ間の近いマッチングを必要とする。
図４の例では、高電圧アナログ回路25は、基準電圧Ｖ
REFにより制御され、高電圧電源ＶddHVと接地の間に２
つのレッグ（脚）がある。基準レッグは、ｎ−チャンネ
ルトランジスタ36を備え、そのソースは接地され、その
ゲートは基準電圧ＶREFを受ける。トランジスタ36のド
レンは、ｐ−チャンネルトランジスタ34のドレンに結合
され、このｐ−チャンネルトランジスタは、そのソース
をｐ−チャンネルミラートランジスタ301のドレンに結
合される。ミラートランジスタ301は、そのソースを高
電圧電源ＶddHVでバイアスされる。ミラートランジスタ
301のボディノード、即ちバックゲートもまた、高電圧
電源ＶddHVでバイアスされる。ミラーレッグでは、ｐ−
チャンネルミラートランジスタ302もまた、そのソース
とボディノードを高電圧電源ＶddHVでバイアスされる。
ｐ−チャンネルミラートランジスタ302のゲートは、そ
のドレンに結合され、またミラートランジスタ301のゲ
ートに結合されている。ミラートランジスタ302のドレ
ンとゲートは、ｐ−チャンネルトランジスタ32のソース
に結合され、このｐ−チャンネルトランジスタ32は、ド
レンが電流源38を通って接地に結合する。トランジスタ
32,34のゲートは、プルダウン電流源40とツェナーダイ
オード39の間のノードに共通に結合する。ツェナーダイ
オード39のカソードは、また高電圧電源ＶddHVでバイア
スされる。
【００２２】動作において、高電圧アナログ回路25は、
実質的に電流ミラーとして作動し、基準トランジスタ36
の制御の下で、ミラートランジスタ301を通って、流れ
る電流は、ミラートランジスタ302を通って、従って回
路のミラーレッグを通って、電流ミラー（１対１、又は
選択した複数）される。適切に動作させるには、ミラー
トランジスタ301、302が、性能特性において出来るだけ
近く相互にマッチングする必要がある。電流ミラーされ
る電流が、基準レッグを通って流れる電流の倍数である
なら、ミラートランジスタ301、302は相互に同一にはマ
ッチングせず、相互に非常に正確な利得の関係がある必
要がある。このミラートランジスタ301、302の電流の関
係は正確な必要があるので、これらのデバイスは、上述
した比較的浅く多くドープしたウェルを有する低電圧ト
ランジスタとして製造する必要がある。一方、他のトラ
ンジスタ32,34,36は、それほど正確にマッチングさせる
必要はなく、これらのスイッチング速度は、重要な要因
ではないので、これらのトランジスタ32,34,36は、図２
ａと２ｂに関連して上述した通常の高電圧トランジスタ
として製造してもよい。
実質的に電流ミラーとして作動し、基準トランジスタ36
の制御の下で、ミラートランジスタ301を通って、流れ
る電流は、ミラートランジスタ302を通って、従って回
路のミラーレッグを通って、電流ミラー（１対１、又は
選択した複数）される。適切に動作させるには、ミラー
トランジスタ301、302が、性能特性において出来るだけ
近く相互にマッチングする必要がある。電流ミラーされ
る電流が、基準レッグを通って流れる電流の倍数である
なら、ミラートランジスタ301、302は相互に同一にはマ
ッチングせず、相互に非常に正確な利得の関係がある必
要がある。このミラートランジスタ301、302の電流の関
係は正確な必要があるので、これらのデバイスは、上述
した比較的浅く多くドープしたウェルを有する低電圧ト
ランジスタとして製造する必要がある。一方、他のトラ
ンジスタ32,34,36は、それほど正確にマッチングさせる
必要はなく、これらのスイッチング速度は、重要な要因
ではないので、これらのトランジスタ32,34,36は、図２
ａと２ｂに関連して上述した通常の高電圧トランジスタ
として製造してもよい。
【００２３】しかし、図４に示すように、ミラートラン
ジスタ301、302のバックゲート、即ちボディノードは、
高電圧電源ＶddHVでバイアスされる。ミラートランジス
タ30 1、302を含む集積回路の基板は、接地に、又は比較
的低電圧にバイアスされることを考え、高電圧電源Ｖ
ddHVは６０ボルトほどの高さであることを考えると、ミ
ラートランジスタ301、302の降伏電圧は高い必要があ
る。しかし、ミラートランジスタ301、302のソース／ド
レン降伏電圧は、それほど高くはない。図４の高電圧ア
ナログ回路25のトランジスタの両端にかかる電圧降下
は、ツェナーダイオードの降伏電圧により制限され、極
めて低い。本発明によれば、ミラートランジスタ301、3
02は、製造プロセスを複雑にすること無く、優れたマッ
チング（また、高性能のスイッチング速度）と、基板へ
の高い降伏電圧を与えるように構成されている。
ジスタ301、302のバックゲート、即ちボディノードは、
高電圧電源ＶddHVでバイアスされる。ミラートランジス
タ30 1、302を含む集積回路の基板は、接地に、又は比較
的低電圧にバイアスされることを考え、高電圧電源Ｖ
ddHVは６０ボルトほどの高さであることを考えると、ミ
ラートランジスタ301、302の降伏電圧は高い必要があ
る。しかし、ミラートランジスタ301、302のソース／ド
レン降伏電圧は、それほど高くはない。図４の高電圧ア
ナログ回路25のトランジスタの両端にかかる電圧降下
は、ツェナーダイオードの降伏電圧により制限され、極
めて低い。本発明によれば、ミラートランジスタ301、3
02は、製造プロセスを複雑にすること無く、優れたマッ
チング（また、高性能のスイッチング速度）と、基板へ
の高い降伏電圧を与えるように構成されている。
【００２４】図５を参照して、本発明の第１の好適な実
施の形態のミラートランジスタ301、302の構成を例示の
トランジスタ30について記述する。トランジスタ30は、
ｐ−型基板42の表面に形成され、その上に従来の方法で
ｐ−型エピタキシャル層43が形成される。デバイスの表
面では、トランジスタ30は、図１ａと１ｂに関連して上
述し、集積回路20のどこにでも（例えば、データ処理回
路22）使用されている通常の低電圧トランジスタと実質
的に同じである。フィールド酸化物構造45により画定さ
れる表面領域において、ｐ＋拡散領域46がソースとドレ
ン領域を形成し、ｎ＋拡散領域49がボディコンタクト領
域を形成する。ソースとドレン領域の場合は、ゲート電
極40によっても画定される。多層誘電体47が、これらの
拡散領域と上に重なる金属電極48の間を分離する。電極
48bg,48s,48dが、それぞれトランジスタ30のボディコン
タクト、ソース、ドレンにコンタクトを作る。
施の形態のミラートランジスタ301、302の構成を例示の
トランジスタ30について記述する。トランジスタ30は、
ｐ−型基板42の表面に形成され、その上に従来の方法で
ｐ−型エピタキシャル層43が形成される。デバイスの表
面では、トランジスタ30は、図１ａと１ｂに関連して上
述し、集積回路20のどこにでも（例えば、データ処理回
路22）使用されている通常の低電圧トランジスタと実質
的に同じである。フィールド酸化物構造45により画定さ
れる表面領域において、ｐ＋拡散領域46がソースとドレ
ン領域を形成し、ｎ＋拡散領域49がボディコンタクト領
域を形成する。ソースとドレン領域の場合は、ゲート電
極40によっても画定される。多層誘電体47が、これらの
拡散領域と上に重なる金属電極48の間を分離する。電極
48bg,48s,48dが、それぞれトランジスタ30のボディコン
タクト、ソース、ドレンにコンタクトを作る。
【００２５】本発明のこの好適な実施の形態によれば、
トランジスタ30は、エピタキシャル層43内の２つのｎ−
型ウェル44,50内に形成される。ｎ−型ウェル44は、比
較的浅く多くドープされたウェルであり、データ処理回
路22等の低電圧高性能トランジスタを形成するため、集
積回路20のどこででも使用される。例えば、ｎ−型ウェ
ル44は、２ミクロンのオーダーの深さであるかもしれな
い。本発明のこの第１の実施の形態によれば、ｎ−型ウ
ェル44は、深いｎ−ウェル50内に形成され、この深いｎ
−ウェル50は、より深くより少なくドープしたｎ−ウェ
ルであり、高電圧アナログ回路25のトランジスタ32,34
等の高電圧トランジスタの形成のため、集積回路20のど
こででも使用される。例えば、ｎ−ウェル50は、４から
５ミクロンの深さまで延びるかもしれず、ウェル44を超
える部分では、ドーピング濃度は４×1015ｃｍ-3のオー
ダーで、シート抵抗は2150Ω／□のオーダーとなる。集
積回路20内のトランジスタ30から離れた位置で、ｎ−ウ
ェル44が形成され、ドーピング濃度は３×1016ｃｍ-3の
オーダーで、シート抵抗は850Ω／□のオーダーとな
る。しかし、トランジスタ30の深いｎ−ウェル50内の位
置では、両方のウェル44,50からのドーパントが存在す
るので、ｎ−ウェル44のドーピング濃度は少し高い。し
かし、トランジスタのボディ領域は、ダブルウェルのド
ーピングにより少ししか影響を受けず、ｎ−ウェル50が
存在しないかのごとく、同じトランジスタの動作を有効
に与えることを企図している。
トランジスタ30は、エピタキシャル層43内の２つのｎ−
型ウェル44,50内に形成される。ｎ−型ウェル44は、比
較的浅く多くドープされたウェルであり、データ処理回
路22等の低電圧高性能トランジスタを形成するため、集
積回路20のどこででも使用される。例えば、ｎ−型ウェ
ル44は、２ミクロンのオーダーの深さであるかもしれな
い。本発明のこの第１の実施の形態によれば、ｎ−型ウ
ェル44は、深いｎ−ウェル50内に形成され、この深いｎ
−ウェル50は、より深くより少なくドープしたｎ−ウェ
ルであり、高電圧アナログ回路25のトランジスタ32,34
等の高電圧トランジスタの形成のため、集積回路20のど
こででも使用される。例えば、ｎ−ウェル50は、４から
５ミクロンの深さまで延びるかもしれず、ウェル44を超
える部分では、ドーピング濃度は４×1015ｃｍ-3のオー
ダーで、シート抵抗は2150Ω／□のオーダーとなる。集
積回路20内のトランジスタ30から離れた位置で、ｎ−ウ
ェル44が形成され、ドーピング濃度は３×1016ｃｍ-3の
オーダーで、シート抵抗は850Ω／□のオーダーとな
る。しかし、トランジスタ30の深いｎ−ウェル50内の位
置では、両方のウェル44,50からのドーパントが存在す
るので、ｎ−ウェル44のドーピング濃度は少し高い。し
かし、トランジスタのボディ領域は、ダブルウェルのド
ーピングにより少ししか影響を受けず、ｎ−ウェル50が
存在しないかのごとく、同じトランジスタの動作を有効
に与えることを企図している。
【００２６】中にトランジスタ30が形成されるこれらの
ウェル44,50は、集積回路20内のどこにもある低電圧と
高電圧トランジスタで使用される対応するウェルを形成
するのと同じ処理ステップで形成される。しかし、図５
に示し上述したように、トランジスタ30は、これらのウ
ェルの組み合わせの中に形成される。一方、集積回路20
内のどこにもある低電圧と高電圧トランジスタは、それ
ぞれウェル44,50の一方、又は他方のみの中に形成され
る。
ウェル44,50は、集積回路20内のどこにもある低電圧と
高電圧トランジスタで使用される対応するウェルを形成
するのと同じ処理ステップで形成される。しかし、図５
に示し上述したように、トランジスタ30は、これらのウ
ェルの組み合わせの中に形成される。一方、集積回路20
内のどこにもある低電圧と高電圧トランジスタは、それ
ぞれウェル44,50の一方、又は他方のみの中に形成され
る。
【００２７】図５の例には示さないが、トランジスタ30
には、深いｎ−ウェル50の下に埋込まれたｎ＋層を設け
てもよい。この埋込まれた層は、図２ｂに示した層18に
近似して、ウェル内の局所的ポテンシャルを一様にする
作用をする。このような埋込み層は、典型的にはバイポ
ーラトランジスタの埋込みコレクターとして使用され、
他の方法で得られる場合のみ、トランジスタ30と関連さ
せて使用される。このような埋込み層があっても無くて
も、本発明の利点を得ることが出来る。
には、深いｎ−ウェル50の下に埋込まれたｎ＋層を設け
てもよい。この埋込まれた層は、図２ｂに示した層18に
近似して、ウェル内の局所的ポテンシャルを一様にする
作用をする。このような埋込み層は、典型的にはバイポ
ーラトランジスタの埋込みコレクターとして使用され、
他の方法で得られる場合のみ、トランジスタ30と関連さ
せて使用される。このような埋込み層があっても無くて
も、本発明の利点を得ることが出来る。
【００２８】図５を参照すると、ｎ−ウェル44は比較的
浅く多くドープされているので、本発明の好適な実施の
形態によるチャンネル長さの短いトランジスタ30は、比
較的高い利得値ｇm（又は、ｋ’）を有し、迅速なスイ
ッチング時間を有する。より重要なことであるが、図４
に示す高電圧アナログ回路25のような用途では、ウェル
44のこれらの特性により、優れたトランジスタマッチン
グ性能が得られる。この性能は、高電圧アナログ回路25
について上述したような精密な用途には必要である。
浅く多くドープされているので、本発明の好適な実施の
形態によるチャンネル長さの短いトランジスタ30は、比
較的高い利得値ｇm（又は、ｋ’）を有し、迅速なスイ
ッチング時間を有する。より重要なことであるが、図４
に示す高電圧アナログ回路25のような用途では、ウェル
44のこれらの特性により、優れたトランジスタマッチン
グ性能が得られる。この性能は、高電圧アナログ回路25
について上述したような精密な用途には必要である。
【００２９】トランジスタ30内の別の深いウェル50を追
加すると、トランジスタ30のボディ領域から基板2への
降伏電圧が、かなり改善される。この改善は、ｎ−ウェ
ル50の深さによりだけではなく、ｎ−ウェル50のずっと
少ないドーピング濃度にもよる。
加すると、トランジスタ30のボディ領域から基板2への
降伏電圧が、かなり改善される。この改善は、ｎ−ウェ
ル50の深さによりだけではなく、ｎ−ウェル50のずっと
少ないドーピング濃度にもよる。
【００３０】それゆえ、本発明の好適な実施の形態によ
るトランジスタ30は、優れたデバイス特性のマッチング
の利益を与え、高性能を与えるが、また基板の降伏電圧
は大幅に改善されている。デバイスの中に両方のウェル
44,50が存在することを考えると、本発明の好適な実施
の形態によれば、製造コストが増えること無く、これら
の要因の組合せが得られる。その結果、高電圧アナログ
回路25内のトランジスタ301、302等のように高バイアス
環境内であっても、ドレン−ソース電圧限界を超えない
限り、回路設計は低電圧トランジスタによることが出来
る。
るトランジスタ30は、優れたデバイス特性のマッチング
の利益を与え、高性能を与えるが、また基板の降伏電圧
は大幅に改善されている。デバイスの中に両方のウェル
44,50が存在することを考えると、本発明の好適な実施
の形態によれば、製造コストが増えること無く、これら
の要因の組合せが得られる。その結果、高電圧アナログ
回路25内のトランジスタ301、302等のように高バイアス
環境内であっても、ドレン−ソース電圧限界を超えない
限り、回路設計は低電圧トランジスタによることが出来
る。
【００３１】殆どの目的で、本発明の第１の好適な実施
の形態によるトランジスタ30の構成で十分である。しか
し、トランジスタ30内の領域46を形成するためのイオン
注入量は、集積回路20内のどこにもある低電圧トランジ
スタに使用されるのと同じであることを考えると、トラ
ンジスタ30内の領域46の実際の正味のドーピング濃度
は、他の低電圧トランジスタのそれとは少し異なる。ト
ランジスタ30の実際のウェルのドーピングは、ウェル44
のドーパントと、深いｎ−ウェル50のドーパントの両方
を含むからである。このため、プロセスと特定のウェル
の濃度によっては、これらのトランジスタ30の性能が低
下するかもしれない。
の形態によるトランジスタ30の構成で十分である。しか
し、トランジスタ30内の領域46を形成するためのイオン
注入量は、集積回路20内のどこにもある低電圧トランジ
スタに使用されるのと同じであることを考えると、トラ
ンジスタ30内の領域46の実際の正味のドーピング濃度
は、他の低電圧トランジスタのそれとは少し異なる。ト
ランジスタ30の実際のウェルのドーピングは、ウェル44
のドーパントと、深いｎ−ウェル50のドーパントの両方
を含むからである。このため、プロセスと特定のウェル
の濃度によっては、これらのトランジスタ30の性能が低
下するかもしれない。
【００３２】本発明の第２の好適な実施の形態によれ
ば、ソース−ドレン領域のこのような別のドーピングの
悪影響はなくなる。図６は、本発明の第２の好適な実施
の形態によるトランジスタ30'を示す。トランジスタ30'
は、高電圧アナログ回路25内のトランジスタ301、302に
使用するのに適していて、高性能又は正確なマッチング
が必要であるが、高バイアス電圧も必要である他の同様
の用途にも適している。
ば、ソース−ドレン領域のこのような別のドーピングの
悪影響はなくなる。図６は、本発明の第２の好適な実施
の形態によるトランジスタ30'を示す。トランジスタ30'
は、高電圧アナログ回路25内のトランジスタ301、302に
使用するのに適していて、高性能又は正確なマッチング
が必要であるが、高バイアス電圧も必要である他の同様
の用途にも適している。
【００３３】図６に示すように、トランジスタ30'は、
図５のトランジスタ30と似たように構成されているが、
深いｎ−ウェル50'はｎ−ウェル44の縁部に限定されて
いる。業界で知られているように、接合の降伏は、シャ
ープなコーナー部で起こりやすい。これらの位置で、電
界が最大になるからである。従って、本発明のこの実施
の形態のｎ−ウェル50'は、ｎ−ウェル44のコーナーを
覆うように形成され、ゲート電極40近くのｐ＋拡散層46
のアクティブなソース／ドレン領域の下の平らな部分か
らは離れている。その結果、ソース／ドレン領域近くの
ｎ−ウェル44の部分は、深いｎ−ウェル50'を形成する
ための別のｎ−型ドーピングを受けていず、従って、集
積回路20内の他の低電圧トランジスタと正確に同じ正味
のドーピング濃度を有し、従って同じ性能を有する。
図５のトランジスタ30と似たように構成されているが、
深いｎ−ウェル50'はｎ−ウェル44の縁部に限定されて
いる。業界で知られているように、接合の降伏は、シャ
ープなコーナー部で起こりやすい。これらの位置で、電
界が最大になるからである。従って、本発明のこの実施
の形態のｎ−ウェル50'は、ｎ−ウェル44のコーナーを
覆うように形成され、ゲート電極40近くのｐ＋拡散層46
のアクティブなソース／ドレン領域の下の平らな部分か
らは離れている。その結果、ソース／ドレン領域近くの
ｎ−ウェル44の部分は、深いｎ−ウェル50'を形成する
ための別のｎ−型ドーピングを受けていず、従って、集
積回路20内の他の低電圧トランジスタと正確に同じ正味
のドーピング濃度を有し、従って同じ性能を有する。
【００３４】この本発明の第２の好適な実施の形態によ
るｎ−ウェル50'を使用すると、一般にアクティブ領域
の大きさを大きくし、ｎ−ウェル50'の部分の横方向拡
散が、アクティブトランジスタの領域内に侵入しないこ
とを保証する必要がある。このサイズが大きくなること
は、特にトランジスタ30'のドレンの側に沿って、図５
と６を比較すると明らかである。
るｎ−ウェル50'を使用すると、一般にアクティブ領域
の大きさを大きくし、ｎ−ウェル50'の部分の横方向拡
散が、アクティブトランジスタの領域内に侵入しないこ
とを保証する必要がある。このサイズが大きくなること
は、特にトランジスタ30'のドレンの側に沿って、図５
と６を比較すると明らかである。
【００３５】何れの場合も、本発明は、基板接合の降伏
電圧が高くなった高性能トランジスタを与える。このた
め、高電圧の用途で低電圧トランジスタを使用でき、こ
れらのトランジスタによる高利得で正確なマッチングが
得られる。さらに、現存するウェルの拡散のみが必要な
ので、この性能は、集積回路の製造コストを増やさずに
得ることが出来る。
電圧が高くなった高性能トランジスタを与える。このた
め、高電圧の用途で低電圧トランジスタを使用でき、こ
れらのトランジスタによる高利得で正確なマッチングが
得られる。さらに、現存するウェルの拡散のみが必要な
ので、この性能は、集積回路の製造コストを増やさずに
得ることが出来る。
【００３６】本発明を好適な実施の形態について記述し
たが、これらの実施の形態の改変と代替は、本発明の利
益を得ることが出来、この明細書を参照すれば当業者に
は明らかであろう。このような改変と代替は、特許請求
の範囲に記載するように、本発明の範囲に入る。
たが、これらの実施の形態の改変と代替は、本発明の利
益を得ることが出来、この明細書を参照すれば当業者に
は明らかであろう。このような改変と代替は、特許請求
の範囲に記載するように、本発明の範囲に入る。
【００３７】以上の記載に関連して、以下の各項を開示
する。 1. 集積回路において、基板の半導体表面において第１
ウェル内に形成された低電圧トランジスタと、前記表面
において第２ウェル内に形成された高電圧トランジスタ
とを備え、前記第２ウェルは、前記第１ウェルと同じ導
電型であり、前記第１ウェルより深く且つより少なくド
ープされていて、前記第１ウェルと同じに形成された浅
いウェルの少なくとも一部の組合せが、前記第２ウェル
と同じに形成された深いウェル内に存在するような前記
表面の位置に形成された少なくとも１つのトランジスタ
を備える、ことを特徴とする集積回路。
する。 1. 集積回路において、基板の半導体表面において第１
ウェル内に形成された低電圧トランジスタと、前記表面
において第２ウェル内に形成された高電圧トランジスタ
とを備え、前記第２ウェルは、前記第１ウェルと同じ導
電型であり、前記第１ウェルより深く且つより少なくド
ープされていて、前記第１ウェルと同じに形成された浅
いウェルの少なくとも一部の組合せが、前記第２ウェル
と同じに形成された深いウェル内に存在するような前記
表面の位置に形成された少なくとも１つのトランジスタ
を備える、ことを特徴とする集積回路。
【００３８】2. 前記浅いウェルは、全体が前記深いウ
ェル内に存在する前記第１項に記載した集積回路。
ェル内に存在する前記第１項に記載した集積回路。
【００３９】3. 前記浅いウェルの横方向コーナーは、
前記深いウェル内に存在する前記第１項に記載した集積
回路。
前記深いウェル内に存在する前記第１項に記載した集積
回路。
【００４０】4. 前記横方向コーナーから離れた前記浅
いウェルの底部表面の一部は、前記深いウェル内に存在
しない前記第３項に記載した集積回路。
いウェルの底部表面の一部は、前記深いウェル内に存在
しない前記第３項に記載した集積回路。
【００４１】5. 前記少なくとも１つのトランジスタ
は、前記浅いウェル内に形成されたソースとドレン領域
を有する金属酸化物半導体トランジスタであり、前記ソ
ースとドレン領域は、前記深いウェル内に存在しない前
記底部表面の一部の上に配置される前記第４項に記載し
た集積回路。
は、前記浅いウェル内に形成されたソースとドレン領域
を有する金属酸化物半導体トランジスタであり、前記ソ
ースとドレン領域は、前記深いウェル内に存在しない前
記底部表面の一部の上に配置される前記第４項に記載し
た集積回路。
【００４２】6. 前記少なくとも１つのトランジスタ
は、前記浅いウェル内に形成されたソースとドレン領域
を有する金属酸化物半導体トランジスタである前記第１
項に記載した集積回路。
は、前記浅いウェル内に形成されたソースとドレン領域
を有する金属酸化物半導体トランジスタである前記第１
項に記載した集積回路。
【００４３】7. 前記第１、第２、浅い、及び深いウェ
ルは、全てが前記第１、第２、浅い、及び深いウェルと
反対の導電型のエピタキシャル層内に形成された前記第
１項に記載した集積回路。
ルは、全てが前記第１、第２、浅い、及び深いウェルと
反対の導電型のエピタキシャル層内に形成された前記第
１項に記載した集積回路。
【００４４】8. 前記深いウェルの下に、前記深いウェ
ルと同じ導電型の埋込み拡散層を備える前記第７項に記
載した集積回路。
ルと同じ導電型の埋込み拡散層を備える前記第７項に記
載した集積回路。
【００４５】9. １つの集積回路で実現された電子回路
において、基板の半導体表面に形成され、ゲートとソー
スとドレンを有する低電圧トランジスタを備え、前記ソ
ースとドレンは、前記表面内に形成された第１ウェル内
に形成され、ゲートとソースとドレンを有する高電圧ト
ランジスタを備え、前記ソースとドレンは、前記表面内
における第２ウェル内に形成され、前記第２ウェルは、
前記第１ウェルと同じ導電型であり、前記第１ウェルよ
り深く且つより少なくドープされていて、前記第１ウェ
ルと同じに形成された浅いウェルの少なくとも一部の組
合せが、前記第２ウェルと同じに形成された深いウェル
内に存在するような前記表面の位置内に形成された高降
伏電圧トランジスタ、を備えることを特徴とする電子回
路。
において、基板の半導体表面に形成され、ゲートとソー
スとドレンを有する低電圧トランジスタを備え、前記ソ
ースとドレンは、前記表面内に形成された第１ウェル内
に形成され、ゲートとソースとドレンを有する高電圧ト
ランジスタを備え、前記ソースとドレンは、前記表面内
における第２ウェル内に形成され、前記第２ウェルは、
前記第１ウェルと同じ導電型であり、前記第１ウェルよ
り深く且つより少なくドープされていて、前記第１ウェ
ルと同じに形成された浅いウェルの少なくとも一部の組
合せが、前記第２ウェルと同じに形成された深いウェル
内に存在するような前記表面の位置内に形成された高降
伏電圧トランジスタ、を備えることを特徴とする電子回
路。
【００４６】10. 前記低電圧トランジスタと前記高降
伏電圧トランジスタのゲートは、ほぼ同じ幅である前記
第９項に記載した電子積回路。
伏電圧トランジスタのゲートは、ほぼ同じ幅である前記
第９項に記載した電子積回路。
【００４７】11. 前記高電圧トランジスタの前記ゲー
トの幅は、前記低電圧トランジスタと前記高降伏電圧ト
ランジスタの前記ゲートの幅より実質的に広い前記第１
０項に記載した電子積回路。
トの幅は、前記低電圧トランジスタと前記高降伏電圧ト
ランジスタの前記ゲートの幅より実質的に広い前記第１
０項に記載した電子積回路。
【００４８】12. 前記高降伏電圧トランジスタは、ボ
ディノードコンタクトを有する前記第９項に記載した電
子積回路。
ディノードコンタクトを有する前記第９項に記載した電
子積回路。
【００４９】13. 高降伏電圧トランジスタ(30,30')が
開示される。高降伏電圧トランジスタ(30,30')は、ウェ
ル配置内に形成される。この配置は、浅く多くドープし
たウェル(44)の少なくとも一部が、深く少なくドープし
たウェル(50)内に配置され、両方のウェルは基板(42)の
エピタキシャル層(43)内に形成される。深いウェル(50)
はまた、それ自体で高電圧トランジスタを形成するため
使用され、一方浅いウェル(44)は、それ自体で低電圧高
性能トランジスタを形成するため使用される。この構成
により、高バイアス電圧の用途で、高性能で正確にマッ
チングするトランジスタを使用することが出来、ボディ
−基板(即ち、「バックゲート−基板」)の接合が降伏す
る恐れは無い。
開示される。高降伏電圧トランジスタ(30,30')は、ウェ
ル配置内に形成される。この配置は、浅く多くドープし
たウェル(44)の少なくとも一部が、深く少なくドープし
たウェル(50)内に配置され、両方のウェルは基板(42)の
エピタキシャル層(43)内に形成される。深いウェル(50)
はまた、それ自体で高電圧トランジスタを形成するため
使用され、一方浅いウェル(44)は、それ自体で低電圧高
性能トランジスタを形成するため使用される。この構成
により、高バイアス電圧の用途で、高性能で正確にマッ
チングするトランジスタを使用することが出来、ボディ
−基板(即ち、「バックゲート−基板」)の接合が降伏す
る恐れは無い。
【図１ａ】従来の低電圧ＭＯＳトランジスタの平面図。
【図１ｂ】従来の低電圧ＭＯＳトランジスタの断面図。
【図２ａ】従来の高電圧ＭＯＳトランジスタの平面図。
【図２ｂ】従来の高電圧ＭＯＳトランジスタの断面図。
【図３】本発明の好適な実施の形態のブロック線図。
【図４】好適な実施の形態のトランジスタを組込んだ、
図３の集積回路内の回路の概略電気線図。
図３の集積回路内の回路の概略電気線図。
【図５】本発明の第１の好適な実施の形態の低電圧ＭＯ
Ｓトランジスタの断面図。
Ｓトランジスタの断面図。
【図６】本発明の第２の好適な実施の形態の低電圧ＭＯ
Ｓトランジスタの断面図。
Ｓトランジスタの断面図。
2 ｐ−型基板 3 ｐ−型エピタキシャル層 4 ｎ−ウェル 5 フィールド酸化物構造 6 ｐ＋拡散領域 7 多層レベルの絶縁体 8 金属導体 8s,8d,8bg 金属電極 9 ｎ＋拡散領域 10 ポリシリコンゲート電極 14 ｎ−ウェル 16 ｐ＋拡散領域 17 ｎ＋拡散領域 18 ゲート電極 19 ｎ−型埋込み層 20 集積回路 22 データ処理回路 24 入力／出力回路 25 高電圧アナログ回路 30 トランジスタ 301 ｐ−チャンネルミラートランジスタ 302 ｐ−チャンネルミラートランジスタ 32 ｐ−チャンネルトランジスタ 34 ｐ−チャンネルトランジスタ 36 ｎ−チャンネルトランジスタ 38 電流源 39 ツェナーダイオード 40 プルダウン電流源 42 ｐ−型基板 43 ｐ−型エピタキシャル層 44 ｎ−ウェル 45 フィールド酸化物構造 46 ｐ＋拡散領域 47 多層誘電体 48 金属電極 48bg,48s,48d 電極 49 ｎ＋拡散領域 50 深いｎ−ウェル 30' トランジスタ 50' ｎ−ウェル
フロントページの続き (72)発明者 ジョセフ エイ デヴォー アメリカ合衆国 テキサス州 75082 ダ ラス カントリー リチャードソン ポー ツマス ドライヴ 2103 (72)発明者 田中 徹 アメリカ合衆国 テキサス州 75206 ダ ラス カントリー ダラス アメスバリー 5349 アパートメント 813 (72)発明者 ロス イー テガッツ アメリカ合衆国 テキサス州 75070 コ リン カントリー マッキニー ストーン ポイント 2908 Ｆターム(参考） 5F032 AA14 AB01 BA08 BB01 CA03 CA17 CA24 CA25 5F048 AA05 AB06 AB07 AB10 AC01 BA02 BB05 BC01 BC19 BC20 BD09 BE01 BE02 BE05 BE06 BE09 5F140 AA25 AA40 AB01 AC01 BH43 CB01 CB08 CD02
Claims (1)
- 【請求項１】 集積回路において、 基板の半導体表面において第１ウェル内に形成された低
電圧トランジスタと、 前記表面において第２ウェル内に形成された高電圧トラ
ンジスタとを備え、前記第２ウェルは、前記第１ウェル
と同じ導電型であり、前記第１ウェルより深く且つより
少なくドープされていて、 前記第１ウェルと同じに形成された浅いウェルの少なく
とも一部の組合せが、前記第２ウェルと同じに形成され
た深いウェル内に存在するような前記表面の位置に形成
された少なくとも１つのトランジスタを備える、ことを
特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/658,202 US6376870B1 (en) | 2000-09-08 | 2000-09-08 | Low voltage transistors with increased breakdown voltage to substrate |
| US09/658202 | 2000-09-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158291A true JP2002158291A (ja) | 2002-05-31 |
Family
ID=24640319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001272983A Abandoned JP2002158291A (ja) | 2000-09-08 | 2001-09-10 | 基板への降伏電圧が高い低電圧トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6376870B1 (ja) |
| EP (1) | EP1191583A3 (ja) |
| JP (1) | JP2002158291A (ja) |
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| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2006344736A (ja) * | 2005-06-08 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| JP2008010756A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
| KR101201499B1 (ko) * | 2005-12-28 | 2012-11-14 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
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| KR100954907B1 (ko) * | 2007-12-21 | 2010-04-27 | 주식회사 동부하이텍 | 반도체 소자의 테스트 패턴 및 그 제조방법 |
| JP2012195326A (ja) * | 2011-03-14 | 2012-10-11 | Ricoh Co Ltd | 半導体装置 |
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-
2000
- 2000-09-08 US US09/658,202 patent/US6376870B1/en not_active Expired - Lifetime
-
2001
- 2001-09-06 EP EP01000431A patent/EP1191583A3/en not_active Withdrawn
- 2001-09-10 JP JP2001272983A patent/JP2002158291A/ja not_active Abandoned
-
2002
- 2002-02-01 US US10/062,215 patent/US6600205B2/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| EP1191583A2 (en) | 2002-03-27 |
| EP1191583A3 (en) | 2005-01-19 |
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| US20020145173A1 (en) | 2002-10-10 |
| US6376870B1 (en) | 2002-04-23 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080910 |
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