JPH02281754A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置に関し、特に入力保護回路部と、
内部回路部とを有する半導体装置に関する。

（従来の技術） 以下、図面を参照して、従来の入力保護回路部と、内部
回路部とを有する半導体装置について説明する。

第４図は、従来の入力保護回路部と、内部回路部とを有
する半導体装置の断面図である。

第４図に示すように、例えばｎ型の半導体基板４０１内
に、ｐ型ウェル領域４０２が形成されている。このｐ型
ウェル領域４０２内には、内部回路部のｎ型領域４０３
と、入力保護回路部のｎ型領域４０４、および４０４′
とが形成されている。

これらのｎ型領域のうち、入力保護回路部のｎ型領域４
０４は、基準電源端４０６に接続されている。この基準
電源端４０６は、ある基準電位Ｖｓｓ、あるいはＶＣＣ
に接続される。また、入力保護回路部のもう一つのｎ型
領域４０４−は、入力パッド４０５に接続されている。

さらに、この入力パッド４０５は、内部回路４０７に接
続されている。

次に、このような、従来の入力保護回路の動作について
説明する。

まず、入力パッド４０５に正方向のサージが入ったとす
る。この場合、ｎ型領域４０４′と、ｐ型ウェル領域４
０２とのｐｎ接合が、逆方向バイアスとなり、非破壊の
ブレークダウンを起こす。

このｐｎ接合の非破壊のブレークダウンにより、ｐ型ウ
ェル領域４０２に流れた正方向のサージによる電流は、
順方向となる、ｎ型領域４０４へと流れる。このｎ型領
域４０４に流れたサージ電流は、ｎ型領域４０４に接続
されている基準電源端４０６へと流れ、これに接続され
ている、ある基準電位Ｖ　Ｓ　Ｓ　ｓあるいはＶＣＣに
吸収されてしまう。よって、正方向のサージから、内部
回路４０７が保護される。

次に、入力パッド４０５に負方向のサージが入ったとす
る。この場合、ｎ型領域４０４と、ｐ型ウェル領域４０
２とのｐｎ接合が、逆方向バイアスとなり、非破壊のブ
レークダウンを起こす。このｐｎ接合の非破壊のブレー
クダウンにより、負方向のサージ電流は、基準電源端４
０６に流れ、ここで吸収される。よって、入力パッド４
０５へ印加された負方向のサージから、内部回路４０７
が保護される。

しかしながら、このような、従来の入力保護回路では、
入力保護回路部が形成されるｐ要領域と、内部回路部が
形成されるｐ要領域とが共通な領域であった。このため
、例えばｐ型ウェル領域４０２の不純物濃度を内部回路
部に合わせて設定した場合、例えば内部回路がＣＭＯＳ
構造であるとすると、ＣＭＯ３のラッチアップを防止す
るため、ｐ型ウェル領域４０２の不純物濃度が低く設定
されることになる。ｐ型ウェル領域４０２の不純物濃度
が低いと、入力保護回路部において、非破壊のブレーク
ダウンが起こりにくくなる。したかって、わずかなサー
ジでは、内部回路４０７１．：入ってしまう。近年、素
子の微細化にともない、例えば絶縁膜の薄膜化が進んで
いる。この薄膜の絶縁膜であると、わずかなサージでも
容易に絶縁破壊を招いてしまう。このような薄い絶縁膜
を持つ半導体装置、例えばスタック型のメモリセル、あ
るいはトレンチ構造を持つメモリセル等において、上記
の問題は顕著である。また、上記のようなメモリセルで
は、絶縁膜の薄膜化は、素子の微細化ばかりでなく、大
容量内蔵化のためにも必要である。

このことを解決するために、反対にｐ型ウェル領域４０
２の不純物濃度を、人力保護回路部に合わせて設定する
と、ｐ型ウェル領域４０２の不純物濃度が高く設定され
てしまう。ｐ型ウェル領域４０２の不純物濃度が高いと
、今度は、内部回路、特にＣＭＯＳ構造の内部回路にお
いて、ラッチアップの問題が顕著となってしまう。

（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたちので、ＣＭ
ＯＳ構造の内部回路においては、ラッチアップに強く、
かつ、メモリセルを持つ内部回路においては、サージ耐
圧に強い半導体装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明による半導体装置によれば、入力保護回路部と
、内部回路部とを有する半導体装置において、入力保護
回路部が形成されるｐ要領域の不純物濃度が、内部回路
部が形成されるｐ要領域の不純物濃度より、高く形成さ
れてなることを特徴とする。

（作用） 上記のような半導体装置あっては、内部回路部が形成さ
れるｐ要領域より、入力保護回路部が形成されるｐ要領
域の不純物濃度を高く設定することにより、非破壊ブレ
ークダウンを起こりやすくする。したがって、わずかな
サージでも内部回路に入らなくなる。一方、内部回路部
が形成されるｐ要領域の不純物濃度が低く設定されるの
で、内部回路において、ラッチアップの問題が低減され
る。

（実施例） 以下、図面を参照して、この発明の実施例について説明
する。

第１図は、この発明の第１の実施例に係わる入力保護回
路部と、内部回路部とを有する半導体装置の断面図であ
る。

第１図に示すように、ｎ型の半導体基板１０１内に、第
１のｐ型ウェル領域１０２が形成されている。この第１
のｐ型ウェル領域１０２内の入力保護回路部には、さら
に、ｐ型不純物を導入することによって、第１のｐ型ウ
ェル領域１０２より不純物濃度の高い、第２のｐ型ウェ
ル領域１０２′が形成されている。これらの２つのｐ型
ウェル領域１０２、および１０２′のうち、内部回路部
となる第１のｐ型ウェル領域１０２内には、内部回路部
のｎ型領域１０３が形成されている。

一方、入力保護回路部となる第２のｐ型ウェル領域１０
２−内には、入力保護回路部のｎ型領域１０４、および
１０４′とが形成されている。これらの入力保護回路部
のｎ型領域のうち、ｎ型領域１０４は、基準電源端１０
６に接続されている。

この基準電源端１０６は、この実施例では、基準電位Ｖ
ＳＳ％あるいはＶＣＣに接続される。また、入力保護回
路部のもう一つのｎ型領域１０４−は、入力パッド１０
５に接続されている。さらに、この人力パッド１０５は
、内部回路１０７に接続されている。

このような、この発明の第１の実施例に係わる半導体装
置の、入力保護回路の動作は従来と同様であるが、この
入力保護回路が形成される第２のｐ型ウェル領域１０２
′の不純物濃度を高く設定することによって、逆バイア
スのｐｎ接合における非破壊ブレークダウンが起こりや
すくなっている。したがって、わずかなサージでも、基
準電位に逃がす、あるいは補償することができるように
なる。よって、内部回路１０７のサージによる負担が軽
減される。一方、内部回路部が形成される第１のｐ型ウ
ェル領域１０２においては、その不純物濃度を低く設定
することによって、例えばＣＭＯ３構造の内部回路にお
いて、ラッチアップの問題が低減される。

第２図は、この発明の第２の実施例に係わる入力保護回
路部と、内部回路部とを有する半導体装置の断面図であ
る。

第２図に示すように、ｐ型の半導体基板２０１内には、
さらに、ｐ型不純物を導入することにより、ｐ型ウェル
領域２０２′が形成されている。

上記ｐ型半導体基板２０１内には、内部回路部のｎ型領
域２０３が形成されている。一方、ｐ型ウェル領域２０
２′内には、入力保護回路部のｎ型領域２０４、および
２０４′とが形成されている。

これらの人力保護回路部のｎ型領域のうち、ｎ型領域２
０４は、基準電源端２０６に接続されている。この基準
電源端２０６は、この実施例では、基準電位ＶＳＳｓあ
るいはＶＣＣに接続される。

また、入力保護回路部のもう一つのｎ型領域２０４−は
、入力パッド２０５に接続されている。

さらに、この入力パッド２０５は、内部回路２０７に接
続されている。

このように、ｐ型半導体基板２０１を、内部回路部が形
成されるｐ種領域とし、このｐ型半導体基板２０１内に
、さらに、ｐ型不純物濃度の高い領域、すなわち、ｐ型
ウェル領域２０２′を形成し、このｐ型ウェル領域２０
２″を、入力保護回路部が形成されるｐ種領域としても
よい。

尚、この第２の実施例の動作、および効果は、第１の実
施例と同様であることは勿論である。

第３図は、この発明の第３の実施例に係わる入力保護回
路部と、内部回路部とを有する半導体装置の断面図であ
る。

第３図に示すように、ｎ型の半導体基板３０１内には、
第１のｐ型ウェル領域３０２が形成されている。さらに
、ｎ型の半導体基板３０１内には、第１のｐ型ウェル領
域３０２より不純物濃度の高い、第２のｐ型ウェル領域
３０２′が、選択的に形成されている。これらの２つの
ｐ型ウェル領域３０２、および３０２′のうち、内部回
路部となる第１のｐ型ウェル領域３０２内には、内部回
路部のｎ型領域３０３が形成されている。一方、入力保
護回路部となる第２のｐ型ウェル領域３０２′内には、
入力保護回路部のｎ型領域３０４、および３０４゛とが
形成されている。これらの入力保護回路部のｎ型領域の
うち、ｎ型領域３０４は、基準電源端３０６に接続され
ている。

この基準電源端３０６は、この実施例では、基準電位Ｖ
　Ｓ　Ｓ　ｓあるいはＶＣＣに接続される。また、人力
保護回路部のもう一つのｎ型領域３０４′は、人力パッ
ド３０５に接続されている。さらに、この入力パッド３
０５は、内部回路３０７に接続されている。

このように、ｎ型半導体基板３０１内に、内部回路部が
形成される第１のｐ型ウェル領域３０２と、入力保護回
路部が形成される、第１のｐ型ウェル領域３０１より不
純物濃度の高い、第２のｐ型ウェル領域３０２゛とを、
選択的に形成してもよい。

尚、この第３の実施例の動作、および効果は、第１の実
施例、および第２の実施例と同様であることは勿論であ
る。

このように、この発明による半導体装置によれば、内部
回路部が形成されるｎ型領域より、入力保護回路部が形
成されるｎ型領域の不純物濃度が高く設定されることか
ら、非破壊ブレークダウンが起こりやすくなる。したが
って、わずかなサージでも、内部回路に入ることはなく
なり、内部回路のサージによる負担は軽減される。また
、内部回路部が形成されるｎ型領域の不純物濃度は低く
設定されることから、例えばＣＭＯＳ構造の内部回路で
は、ラッチアップの問題が低減される。また、上記第１
ないし第３の実施例の入力保護回路部において、基準電
源端は、Ｖ　Ｓ　Ｓ　ＮあるいはＶＣＣに接続されると
したが、入力パッドに印加されるサージを吸収できる電
位であれば、接続されてよいことは勿論である。

尚、この発明は、入力保護回路部と、内部回路部とを有
する半導体装置に適用されることは言うまでもないが、
このような半導体装置のうち、サージ耐圧が必要な、例
えばスタック型メモリセル、あるいはトレンチ構造を持
つメモリセル等を有する内部回路と、およびラッチアッ
プ対策が必要な０ＭＯ３構造の内部回路とを、内部回路
部に合わせ持つような半導体装置に、特に有用である。

［発明の効果］ 以上説明したようにこの発明によれば、ＣＭＯＳ構造の
内部回路においては、ラッチアップに強く、かつ、メモ
リセルを持つ内部回路においては、サージ耐圧に強い半
導体装置が提供される。

【図面の簡単な説明】

第１図はこの発明の第１の実施例に係わる半導体装置の
断面図、第２図はこの発明の第２の実施例に係わる半導
体装置の断面図、第３図はこの発明の第３の実施例に係
わる半導体装置の断面図、第４図は従来技術による半導
体装置の断面図である。 １０１．３０１，４０１・・・ｎ型半導体基板、２０１
・・・ｐ型半導体基板、１０２，３０２・・・第１のｐ
型ウェル領域、４０２・・・ｐ型ウェル領域、１０２”
、３０２”・・・第２のｐ型ウェル領域、２０２゛・・
・ｐ型ウェル領域、１０３，２０３゜３０３．４０３・
・・内部回路部のｎ型領域、１０４゜１０４−．２０４
，２０４”、３０４，３０４−４０４．４０４−・・・
入力保護回路部のｎ型領域、１０５．２０５，３０５，
４０５・・・入力パッド、１０６．２０６，３０６，４
０６・・・基準電源端、１０７．２０７，３０７，４０
７・・・内部回路。

Claims (3)

【特許請求の範囲】
1. （１）入力保護回路部と、内部回路部とを有する半導体
   装置において、入力保護回路部が形成されるｐ型領域の
   不純物濃度が、内部回路部が形成されるｐ型領域の不純
   物濃度より高く形成されてなることを特徴とする半導体
   装置。
2. （２）前記入力保護回路部に含まれるｐｎ接合が形成さ
   れるｐ型領域が、内部回路部が形成されるｐ型領域内に
   形成されてなることを特徴とする請求項（１）記載の半
   導体装置。
3. （３）前記入力保護回路部に含まれるｐｎ接合が形成さ
   れるｐ型領域と、内部回路部が形成されるｐ型領域とが
   、互いに分離されたウェルに形成されたことを特徴とす
   る請求項（１）記載の半導体装置。