JPH0729972A - 半導体装置 - Google Patents

半導体装置

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JPH0729972A
JPH0729972A JP5170058A JP17005893A JPH0729972A JP H0729972 A JPH0729972 A JP H0729972A JP 5170058 A JP5170058 A JP 5170058A JP 17005893 A JP17005893 A JP 17005893A JP H0729972 A JPH0729972 A JP H0729972A
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Abstract

(57)【要約】 【目的】デジタル回路部領域とアナログ回路部領域との
間に形成される分離部が、両回路部領域間で電気的ノイ
ズを遮断する役割のほかに、半導体装置外部から電源端
子に入力した静電サージを吸収する役割を果たすように
なり、両回路部領域を静電破壊から保護する機能を持つ
半導体装置を提供する。 【構成】Ｎ型の半導体基板１０上に形成されたデジタル
回路部領域１１及びアナログ回路部領域１２と、デジタ
ル回路部領域とアナログ回路部領域との間で半導体基板
に形成されたＰ型のウェル領域１３と、ウェル領域上に
形成されたＮ型の第１の拡散層１４と、第１の拡散層に
コンタクトするように形成された第１の電極１５と、ウ
ェル領域上に形成されたＰ型の第２の拡散層１６と、第
２の拡散層にコンタクトするように形成された第２の電
極１７とを具備することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
にデジタル回路部領域とアナログ回路部領域とが混在す
る半導体集積回路において、両回路部領域間に設けら
れ、静電サージや電気的ノイズなどによる悪影響を防止
するための分離部に関する。
【０００２】
【従来の技術】従来、デジタル回路部領域とアナログ回
路部領域とが混在する半導体装置において、デジタル回
路部で生じた電気的ノイズがアナログ回路部に悪影響を
与えることを防止するために、デジタル回路部領域とア
ナログ回路部領域との間に電気的ノイズを遮断するため
の分離部を形成する技術が知られている。
【０００３】例えば、特公昭６２−５８６６８号公報の
「Ｃ−ＭＯＳ集積回路とその使用方法」）には、図５に
示すように、Ｎ型半導体基板５０上にデジタル回路部領
域５１とアナログ回路部領域５２とを形成したＣ−ＭＯ
Ｓ（相補性絶縁ゲート型）集積回路において、両回路部
領域間に、Ｐウェル５３とＰウェル５３上のＰ+ 拡散層
５４とＰ+ 拡散層５４上にコンタクトした電極５５とを
含む分離部５６を形成し、この電極５５に使用電位中の
最低電位を印加する技術が開示されている。
【０００４】なお、前記デジタル回路部領域５１及びア
ナログ回路部領域５２において、６１はＰウェル、６２
はＮ+ 拡散層、６３はＰ+ 拡散層、６４は基板表面に形
成されたゲート酸化膜、６５は前記Ｎ+ 拡散層６２ある
いはＰ+ 拡散層６３にコンタクトするように設けられた
電極、６６は前記ゲート酸化膜６４上に形成されたＭＯ
Ｓトランジスタ用のゲート電極である。
【０００５】前記分離部の他の従来例として、図８に示
す集積回路のように、Ｎ型半導体基板５０上に形成され
たデジタル回路部領域５１とアナログ回路部領域５２と
を別々にＰウェ５３で囲み、このＰウェル５３上にＰ+
拡散層５４を形成し、このＰ+ 拡散層５４上にコンタク
トするように電極（図示せず）を形成する技術も知られ
ている。
【０００６】ところで、半導体装置外部から電源端子
（図示せず）に静電サージが入力し、静電サージが電源
ライン（図示せず）を通して前記デジタル回路部領域５
１あるいはアナログ回路部領域５２に入力した場合を考
える。この静電サージは基板５０領域を通して流れる
が、従来の分離部５６は、静電サージをデジタル回路部
領域５１とアナログ回路部領域５２との間で遮断する役
割を果たさないので、両回路部領域５１、５２を静電破
壊から保護する機能を持っていない。
【０００７】
【発明が解決しようとする課題】上記したように従来の
デジタル回路部領域とアナログ回路部領域とが混在する
半導体装置において両回路部領域間に形成される分離部
は、半導体装置外部から電源端子に入力する静電サージ
を遮断する役割を果たさず、両回路部領域を静電破壊か
ら保護する機能を持っていないという問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、デジタル回路部領域とアナログ回路部領域と
の間に形成される分離部が、両回路部領域間で電気的ノ
イズを遮断する役割のほかに、半導体装置外部から電源
端子に入力した静電サージを吸収する役割を果たすよう
になり、両回路部領域を静電破壊から保護する機能を持
つ半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】第１の発明に係る半導体
装置は、第１導電型の半導体基板上に形成されたデジタ
ル回路部領域及びアナログ回路部領域と、上記デジタル
回路部領域とアナログ回路部領域との間で前記半導体基
板に形成された前記第１導電型とは逆の第２導電型のウ
ェル領域と、このウェル領域上に形成された第１導電型
の第１の拡散層と、この第１の拡散層にコンタクトする
ように形成された第１の電極と、前記ウェル領域上に形
成された第２導電型の第２の拡散層と、この第２の拡散
層にコンタクトするように形成された第２の電極とを具
備することを特徴とする。
【００１０】また、第２の発明に係る半導体装置は、第
１導電型の半導体基板上に形成されたデジタル回路部領
域及びアナログ回路部領域と、上記デジタル回路部領域
の周囲及びアナログ回路部領域の周囲を囲むように前記
半導体基板に形成された前記第１導電型とは逆の第２導
電型のウェル領域と、このウェル領域上で前記デジタル
回路部領域の周囲及びアナログ回路部領域の周囲を囲む
ように形成された第１導電型の第１の拡散層と、この第
１の拡散層にコンタクトするように形成された第１の電
極と、前記ウェル領域上に形成された第２導電型の第２
の拡散層と、この第２の拡散層にコンタクトするように
形成された第２の電極とを具備することを特徴とする。
【００１１】
【作用】第１の発明に係る半導体装置によれば、デジタ
ル回路部領域とアナログ回路部領域との間に基板とは逆
導電型のウェル領域が形成されているので、両回路部領
域間の基板表層部を通過しようとする電気的ノイズを遮
断する役割を有する。
【００１２】また、デジタル回路部領域とアナログ回路
部領域との間にウェル領域と第１の拡散層とのＰＮ接合
によるダイオードが形成されているので、このＰＮ接合
が逆バイアスとなるように第１の電極・第２の電極に電
圧を印加しておけば、半導体装置外部から電源端子に入
力した静電サージが両回路部領域間の基板領域を通して
流れようとしても、上記ダイオードで吸収することが可
能になり、両回路部領域を静電破壊から保護する機能を
持つようになる。
【００１３】第２の発明に係る半導体装置によれば、デ
ジタル回路部領域の周囲及びアナログ回路部領域の周囲
を囲むようにウェル領域が形成されているので、基板表
層部を通過しようとする電気的ノイズを遮断する役割を
有する。
【００１４】また、デジタル回路部領域の周囲及びアナ
ログ回路部領域の周囲を囲むようにウェル領域と第１の
拡散層とのＰＮ接合によるダイオードが形成されている
ので、このＰＮ接合が逆バイアスとなるように第１の電
極・第２の電極に電圧を印加しておけば、半導体装置外
部から電源端子に入力した静電サージが基板領域を通し
て流れようとしても、上記ダイオードで吸収することが
可能になり、両回路部領域を静電破壊から保護する機能
を持つようになる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の半導体装置の第１実施例
に係るＣＭＯＳ集積回路を示す平面図である。
【００１６】図２は、図１中のＢ−Ｂ線に沿う断面図で
ある。図１及び図２において、１０は第１導電型（本例
ではＮ型）の半導体基板、１１及び１２は上記半導体基
板１０上に形成されたデジタル回路部領域及びアナログ
回路部領域である。１３は上記デジタル回路部領域１１
とアナログ回路部領域１２との間に形成された前記第１
導電型とは逆の第２導電型（本例ではＰ型）のウェル領
域である。１４は上記Ｐ型ウェル領域１３上に形成され
たＮ型の第１の拡散層、１５はこのＮ+ 拡散層１４にコ
ンタクトするように形成された第１の電極である。１６
は前記Ｐ型ウェル１３領域上に形成されたＰ型の第２の
拡散層、１７はこのＰ+ 拡散層１６にコンタクトするよ
うに形成された第２の電極、２０は基板上表面に形成さ
れた絶縁膜である。
【００１７】なお、前記デジタル回路部領域１１及びア
ナログ回路部領域１２において、２１はＰウェル、２２
はＮ+ 拡散層、２３はＰ+ 拡散層、２４は基板表面に形
成されたゲート絶縁膜、２５は前記Ｎ+ 拡散層２２ある
いはＰ+ 拡散層２３にコンタクトするように設けられた
電極、２６は前記ゲート酸化膜２４上に形成されたＭＯ
Ｓトランジスタ用のゲート電極である。
【００１８】なお、上記デジタル回路部領域１１及びア
ナログ回路部領域１２が混在するように形成されたＣＭ
ＯＳ集積回路において、前記デジタル回路部領域１１、
アナログ回路部領域１２は、それぞれ動作電源として、
電源電位（Ｖcc）及び接地電位（Ｖss）が与えられる。
【００１９】上記デジタル回路部領域１１の電源系統と
アナログ回路部領域１２の電源系統とが可及的に影響し
ないように分離されて形成されている。例えばＣＭＯＳ
集積回路の電源端子（図示せず）から、デジタル回路部
領域１１用のＶccライン１１１とアナログ回路部領域１
２のＶccライン１２１とが分岐して形成されており、Ｃ
ＭＯＳ集積回路の接地端子（図示せず）から、デジタル
回路部領域１１用のＶssライン１１２とアナログ回路部
領域１２のＶssライン１２２とが分岐して形成されてい
る。
【００２０】そして、前記Ｐ型ウェル領域１３及びＰ+
拡散層１６とＮ+ 拡散層１４とのＰＮ接合が逆バイアス
となるような電圧が印加される。この場合、Ｐ+ 拡散層
１６とＮ+ 拡散層１４とは、それぞれ対応して電極１７
及び１５を介してデジタル回路部領域１１のＶssライン
１１２及びアナログ回路部領域１２のＶccライン１２１
に接続されている。
【００２１】上記第１実施例のＣＭＯＳ集積回路によれ
ば、従来の半導体装置と同様に、デジタル回路部領域１
１とアナログ回路部領域１２との間に基板１０とは逆導
電型のウェル領域１３が形成されているので、両回路部
領域１１、１２間の基板表層部を通過しようとする電気
的ノイズを遮断する役割を有する。
【００２２】しかも、デジタル回路部領域１１とアナロ
グ回路部領域１２との間にＰ型ウェル領域１３とＮ+ 拡
散層１４とのＰＮ接合によるダイオードが形成されてお
り、このＰＮ接合が逆バイアスとなるように第１の電極
１５・第２の電極１７に電圧が印加されている。
【００２３】従って、半導体装置外部から電源端子に入
力した静電サージが両回路部領域１１、１２間の基板領
域を通して流れようとしても、上記ダイオードで吸収す
ることが可能になり、デジタル回路部領域１１及びアナ
ログ回路部領域１２を静電破壊から保護する機能を持つ
ようになる。
【００２４】この場合、集積回路外部から電源端子に負
の静電サージが入力した時、ダイオードが順バイアスに
なり、静電サージはデジタル回路部領域１１のＶssライ
ン１１２→ダイオード→アナログ回路部領域１２のＶcc
ライン１２１の経路を経て吸収される。また、集積回路
外部から接地端子にＶcc以上の正の静電サージが入力し
た時、ダイオードが順バイアスになり、静電サージはデ
ジタル回路部領域１１のＶssライン１１２→ダイオード
→アナログ回路部領域１２のＶccライン１２１の経路を
経て吸収される。
【００２５】従って、上記静電サージ入力時に、デジタ
ル回路部領域１１のＶccライン１１１、Ｖssライン１１
２間の電位変動あるいはアナログ回路部領域１２のＶcc
ライン１２１、Ｖssライン１２２間の電位変動が生じる
こともない。
【００２６】図３、図４及び図５はそれぞれ、図２中の
ダイオードにバイアスを印加する電源系統の変形例を示
す断面図である。図３のＣＭＯＳ集積回路は、図２に示
したＣＭＯＳ集積回路と比べて、Ｐ+ 拡散層１６とＮ+
拡散層１４とがそれぞれ対応してアナログ回路部領域１
２のＶssライン１２２及びデジタル回路部領域１１のＶ
ccライン１１１に接続されている点が異なり、その他は
同じであるので図２中と同一符号を付している。
【００２７】図４のＣＭＯＳ集積回路は、図２に示した
ＣＭＯＳ集積回路と比べて、Ｐ+ 拡散層１６とＮ+ 拡散
層１４とがそれぞれ対応してアナログ回路部領域１２の
Ｖssライン１２２及びＶccライン１２１に接続されてい
る点が異なり、その他は同じであるので図２中と同一符
号を付している。
【００２８】図５のＣＭＯＳ集積回路は、図２に示した
ＣＭＯＳ集積回路と比べて、Ｐ+ 拡散層１６とＮ+ 拡散
層１４とがそれぞれ対応してデジタル回路部領域１１の
Ｖssライン１１２及びＶccライン１１１に接続されてい
る点が異なり、その他は同じであるので図２中と同一符
号を付している。
【００２９】図３、図４及び図５に示した各ＣＭＯＳ集
積回路によれば、図２に示したＣＭＯＳ集積回路と同様
の動作により同様の効果が得られる。図６は、本発明の
第２実施例に係るＣＭＯＳ集積回路を示す平面図であ
る。
【００３０】このＣＭＯＳ集積回路は、図１に示したＣ
ＭＯＳ集積回路と比べて、デジタル回路部領域１１とア
ナログ回路部領域１２とを別々に囲むように分離部を形
成している点が異なり、その他は同じであるので図１中
と同一符号を付している。
【００３１】即ち、１０はＮ型の半導体基板、１１はデ
ジタル回路部領域、１２はアナログ回路部領域である。
１３１は上記デジタル回路部領域１１の周囲を囲むよう
に形成されたＰ型のウェル領域、１３２はアナログ回路
部領域１２の周囲を囲むように形成されたＰ型のウェル
領域である。１４１は上記ウェル領域１３１上でデジタ
ル回路部領域１１の周囲を囲むように形成されたＮ型の
第１の拡散層、１４２は前記ウェル領域１３２上でアナ
ログ回路部領域１２の周囲を囲むように形成されたＮ型
の第１の拡散層である。
【００３２】なお、図示しないが、Ｎ型の第１の拡散層
１４１にコンタクトした第１の電極、Ｎ型の第１の拡散
層１４２にコンタクトした第１の電極、前記ウェル領域
１３１上に形成されたＰ型の第２の拡散層、前記ウェル
領域１３２上に形成されたＰ型の第２の拡散層、Ｐ型の
第２の拡散層１６１にコンタクトした第２の電極、Ｐ型
の第２の拡散層１６２にコンタクトした第２の電極も形
成されている。
【００３３】上記Ｐ型ウェル領域１３１及びＮ型の第１
の拡散層１４１はデジタル回路部領域１１の周囲を囲む
ダイオードを形成しており、逆バイアスとなるような電
圧が印加される。この場合、Ｐ型ウェル領域１３１上の
Ｐ+ 拡散層とＮ+ 拡散層１４１とは、例えばそれぞれ対
応してアナログ回路部領域１２のＶssライン及びＶccラ
インに接続されている。
【００３４】また、前記Ｐ型ウェル領域１３２及びＮ型
の第１の拡散層１４２はアナログ回路部領域１２の周囲
を囲むダイオードを形成しており、逆バイアスとなるよ
うな電圧が印加される。この場合、Ｐ型ウェル領域１３
２上のＰ+ 拡散層とＮ+ 拡散層１４２とは、例えばそれ
ぞれ対応してデジタル回路部領域１１のＶssライン及び
Ｖccラインに接続されている。
【００３５】図６に示した半導体装置によれば、図１に
示した半導体装置と同様の動作により同様の効果が得ら
れるほか、デジタル回路部領域１１の周囲及びアナログ
回路部領域１２の周囲を別々に囲むようにダイオードが
形成されており、このダイオードは、広い面積を持つの
で高いサージ吸収能力を持ち、しかも、チップサイズの
増大分が少ない状態で実現できる。
【００３６】また、Ｐ型半導体基板を用いる場合には、
前記Ｐ型ウェル領域、Ｐ+ 拡散層、Ｎ+ 拡散層に代え
て、Ｎ型ウェル領域、Ｎ+ 拡散層、Ｐ+ 拡散層を形成
し、このＰ+ 拡散層とＮ型ウェル領域とのＰＮ接合が逆
バイアスとなるように電圧を印加すればよい。
【００３７】
【発明の効果】上述したように本発明の半導体装置によ
れば、デジタル回路部領域とアナログ回路部領域との間
に形成される分離部が、両回路部領域間で電気的ノイズ
を遮断する役割のほかに、半導体装置外部から電源端子
に入力した静電サージを吸収する役割を果たすようにな
り、両回路部領域を静電破壊から保護する機能を持つよ
うになる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置を示す平
面図。
【図２】図１中のＢ−Ｂ線に沿う断面図。
【図３】図２中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図４】図２中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図５】図２中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図６】本発明の第２実施例に係る半導体装置を示す平
面図。
【図７】従来の半導体装置の一例を示す断面図。
【図８】従来の半導体装置の他の例を示す平面図。
【符号の説明】
１０…Ｎ型の半導体基板、１１…デジタル回路部領域、
１２…アナログ回路部領域、１３、１３１、１３２…Ｐ
型のウェル領域、１４、１４１、１４２…Ｎ型の第１の
拡散層、１５…第１の電極、１６…Ｐ型の第２の拡散
層、１７…第２の電極、２０…絶縁膜、２１…Ｐウェ
ル、２２…Ｎ+ 拡散層、２３…Ｐ+ 拡散層、２４…ゲー
ト絶縁膜、２５…電極、２６…ゲート電極、１１１、１
２１…Ｖccライン、１１２、１２２…Ｖssライン。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｄ 8934−4Ｍ 27/06 ３１１ Ｂ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に形成された
    デジタル回路部領域及びアナログ回路部領域と、 上記デジタル回路部領域とアナログ回路部領域との間で
    前記半導体基板に形成された前記第１導電型とは逆の第
    ２導電型のウェル領域と、 このウェル領域上に形成された第１導電型の第１の拡散
    層と、 この第１の拡散層にコンタクトするように形成された第
    １の電極と、 前記ウェル領域上に形成された第２導電型の第２の拡散
    層と、 この第２の拡散層にコンタクトするように形成された第
    ２の電極とを具備することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記デジタル回路部領域の電源ラインと前記アナログ回
    路部領域の電源ラインとは分離されて形成されており、 前記ウェル領域と前記第１の拡散層との接合に逆バイア
    スがかかるように、前記第１の電極は前記デジタル回路
    部領域及びアナログ回路部領域のうちの一方における電
    源ラインに接続されており、前記第２の電極は前記デジ
    タル回路部領域及びアナログ回路部領域のうちの他方に
    おける接地ラインに接続されていることを特徴とする半
    導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 前記デジタル回路部領域の電源ラインと前記アナログ回
    路部領域の電源ラインとは分離されて形成されており、 前記ウェル領域と前記第１の拡散層との接合に逆バイア
    スがかかるように、前記第１の電極及び第２の電極は前
    記デジタル回路部領域及びアナログ回路部領域のうちの
    一方における電源ライン及び接地ラインに接続されてい
    ることを特徴とする半導体装置。
  4. 【請求項４】 第１導電型の半導体基板上に形成された
    デジタル回路部領域及びアナログ回路部領域と、 上記デジタル回路部領域の周囲及びアナログ回路部領域
    の周囲を囲むように前記半導体基板に形成された前記第
    １導電型とは逆の第２導電型のウェル領域と、 このウェル領域上で前記デジタル回路部領域の周囲及び
    アナログ回路部領域の周囲を囲むように形成された第１
    導電型の第１の拡散層と、 この第１の拡散層にコンタクトするように形成された第
    １の電極と、 前記ウェル領域上に形成された第２導電型の第２の拡散
    層と、 この第２の拡散層にコンタクトするように形成された第
    ２の電極とを具備することを特徴とする半導体装置。
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