JPH0729972A - 半導体装置 - Google Patents

半導体装置

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JPH0729972A
JPH0729972A JP5170058A JP17005893A JPH0729972A JP H0729972 A JPH0729972 A JP H0729972A JP 5170058 A JP5170058 A JP 5170058A JP 17005893 A JP17005893 A JP 17005893A JP H0729972 A JPH0729972 A JP H0729972A
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Abstract

(57)【要約】 【目的】デジタル回路部領域とアナログ回路部領域との
間に形成される分離部が、両回路部領域間で電気的ノイ
ズを遮断する役割のほかに、半導体装置外部から電源端
子に入力した静電サージを吸収する役割を果たすように
なり、両回路部領域を静電破壊から保護する機能を持つ
半導体装置を提供する。 【構成】N型の半導体基板10上に形成されたデジタル
回路部領域11及びアナログ回路部領域12と、デジタ
ル回路部領域とアナログ回路部領域との間で半導体基板
に形成されたP型のウェル領域13と、ウェル領域上に
形成されたN型の第1の拡散層14と、第1の拡散層に
コンタクトするように形成された第1の電極15と、ウ
ェル領域上に形成されたP型の第2の拡散層16と、第
2の拡散層にコンタクトするように形成された第2の電
極17とを具備することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置に係り、特
にデジタル回路部領域とアナログ回路部領域とが混在す
る半導体集積回路において、両回路部領域間に設けら
れ、静電サージや電気的ノイズなどによる悪影響を防止
するための分離部に関する。
【0002】
【従来の技術】従来、デジタル回路部領域とアナログ回
路部領域とが混在する半導体装置において、デジタル回
路部で生じた電気的ノイズがアナログ回路部に悪影響を
与えることを防止するために、デジタル回路部領域とア
ナログ回路部領域との間に電気的ノイズを遮断するため
の分離部を形成する技術が知られている。
【0003】例えば、特公昭62−58668号公報の
「C−MOS集積回路とその使用方法」)には、図5に
示すように、N型半導体基板50上にデジタル回路部領
域51とアナログ回路部領域52とを形成したC−MO
S(相補性絶縁ゲート型)集積回路において、両回路部
領域間に、Pウェル53とPウェル53上のP+ 拡散層
54とP+ 拡散層54上にコンタクトした電極55とを
含む分離部56を形成し、この電極55に使用電位中の
最低電位を印加する技術が開示されている。
【0004】なお、前記デジタル回路部領域51及びア
ナログ回路部領域52において、61はPウェル、62
はN+ 拡散層、63はP+ 拡散層、64は基板表面に形
成されたゲート酸化膜、65は前記N+ 拡散層62ある
いはP+ 拡散層63にコンタクトするように設けられた
電極、66は前記ゲート酸化膜64上に形成されたMO
Sトランジスタ用のゲート電極である。
【0005】前記分離部の他の従来例として、図8に示
す集積回路のように、N型半導体基板50上に形成され
たデジタル回路部領域51とアナログ回路部領域52と
を別々にPウェ53で囲み、このPウェル53上にP+
拡散層54を形成し、このP+ 拡散層54上にコンタク
トするように電極(図示せず)を形成する技術も知られ
ている。
【0006】ところで、半導体装置外部から電源端子
(図示せず)に静電サージが入力し、静電サージが電源
ライン(図示せず)を通して前記デジタル回路部領域5
1あるいはアナログ回路部領域52に入力した場合を考
える。この静電サージは基板50領域を通して流れる
が、従来の分離部56は、静電サージをデジタル回路部
領域51とアナログ回路部領域52との間で遮断する役
割を果たさないので、両回路部領域51、52を静電破
壊から保護する機能を持っていない。
【0007】
【発明が解決しようとする課題】上記したように従来の
デジタル回路部領域とアナログ回路部領域とが混在する
半導体装置において両回路部領域間に形成される分離部
は、半導体装置外部から電源端子に入力する静電サージ
を遮断する役割を果たさず、両回路部領域を静電破壊か
ら保護する機能を持っていないという問題があった。
【0008】本発明は上記の問題点を解決すべくなされ
たもので、デジタル回路部領域とアナログ回路部領域と
の間に形成される分離部が、両回路部領域間で電気的ノ
イズを遮断する役割のほかに、半導体装置外部から電源
端子に入力した静電サージを吸収する役割を果たすよう
になり、両回路部領域を静電破壊から保護する機能を持
つ半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】第1の発明に係る半導体
装置は、第1導電型の半導体基板上に形成されたデジタ
ル回路部領域及びアナログ回路部領域と、上記デジタル
回路部領域とアナログ回路部領域との間で前記半導体基
板に形成された前記第1導電型とは逆の第2導電型のウ
ェル領域と、このウェル領域上に形成された第1導電型
の第1の拡散層と、この第1の拡散層にコンタクトする
ように形成された第1の電極と、前記ウェル領域上に形
成された第2導電型の第2の拡散層と、この第2の拡散
層にコンタクトするように形成された第2の電極とを具
備することを特徴とする。
【0010】また、第2の発明に係る半導体装置は、第
1導電型の半導体基板上に形成されたデジタル回路部領
域及びアナログ回路部領域と、上記デジタル回路部領域
の周囲及びアナログ回路部領域の周囲を囲むように前記
半導体基板に形成された前記第1導電型とは逆の第2導
電型のウェル領域と、このウェル領域上で前記デジタル
回路部領域の周囲及びアナログ回路部領域の周囲を囲む
ように形成された第1導電型の第1の拡散層と、この第
1の拡散層にコンタクトするように形成された第1の電
極と、前記ウェル領域上に形成された第2導電型の第2
の拡散層と、この第2の拡散層にコンタクトするように
形成された第2の電極とを具備することを特徴とする。
【0011】
【作用】第1の発明に係る半導体装置によれば、デジタ
ル回路部領域とアナログ回路部領域との間に基板とは逆
導電型のウェル領域が形成されているので、両回路部領
域間の基板表層部を通過しようとする電気的ノイズを遮
断する役割を有する。
【0012】また、デジタル回路部領域とアナログ回路
部領域との間にウェル領域と第1の拡散層とのPN接合
によるダイオードが形成されているので、このPN接合
が逆バイアスとなるように第1の電極・第2の電極に電
圧を印加しておけば、半導体装置外部から電源端子に入
力した静電サージが両回路部領域間の基板領域を通して
流れようとしても、上記ダイオードで吸収することが可
能になり、両回路部領域を静電破壊から保護する機能を
持つようになる。
【0013】第2の発明に係る半導体装置によれば、デ
ジタル回路部領域の周囲及びアナログ回路部領域の周囲
を囲むようにウェル領域が形成されているので、基板表
層部を通過しようとする電気的ノイズを遮断する役割を
有する。
【0014】また、デジタル回路部領域の周囲及びアナ
ログ回路部領域の周囲を囲むようにウェル領域と第1の
拡散層とのPN接合によるダイオードが形成されている
ので、このPN接合が逆バイアスとなるように第1の電
極・第2の電極に電圧を印加しておけば、半導体装置外
部から電源端子に入力した静電サージが基板領域を通し
て流れようとしても、上記ダイオードで吸収することが
可能になり、両回路部領域を静電破壊から保護する機能
を持つようになる。
【0015】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の半導体装置の第1実施例
に係るCMOS集積回路を示す平面図である。
【0016】図2は、図1中のB−B線に沿う断面図で
ある。図1及び図2において、10は第1導電型(本例
ではN型)の半導体基板、11及び12は上記半導体基
板10上に形成されたデジタル回路部領域及びアナログ
回路部領域である。13は上記デジタル回路部領域11
とアナログ回路部領域12との間に形成された前記第1
導電型とは逆の第2導電型(本例ではP型)のウェル領
域である。14は上記P型ウェル領域13上に形成され
たN型の第1の拡散層、15はこのN+ 拡散層14にコ
ンタクトするように形成された第1の電極である。16
は前記P型ウェル13領域上に形成されたP型の第2の
拡散層、17はこのP+ 拡散層16にコンタクトするよ
うに形成された第2の電極、20は基板上表面に形成さ
れた絶縁膜である。
【0017】なお、前記デジタル回路部領域11及びア
ナログ回路部領域12において、21はPウェル、22
はN+ 拡散層、23はP+ 拡散層、24は基板表面に形
成されたゲート絶縁膜、25は前記N+ 拡散層22ある
いはP+ 拡散層23にコンタクトするように設けられた
電極、26は前記ゲート酸化膜24上に形成されたMO
Sトランジスタ用のゲート電極である。
【0018】なお、上記デジタル回路部領域11及びア
ナログ回路部領域12が混在するように形成されたCM
OS集積回路において、前記デジタル回路部領域11、
アナログ回路部領域12は、それぞれ動作電源として、
電源電位(Vcc)及び接地電位(Vss)が与えられる。
【0019】上記デジタル回路部領域11の電源系統と
アナログ回路部領域12の電源系統とが可及的に影響し
ないように分離されて形成されている。例えばCMOS
集積回路の電源端子(図示せず)から、デジタル回路部
領域11用のVccライン111とアナログ回路部領域1
2のVccライン121とが分岐して形成されており、C
MOS集積回路の接地端子(図示せず)から、デジタル
回路部領域11用のVssライン112とアナログ回路部
領域12のVssライン122とが分岐して形成されてい
る。
【0020】そして、前記P型ウェル領域13及びP+
拡散層16とN+ 拡散層14とのPN接合が逆バイアス
となるような電圧が印加される。この場合、P+ 拡散層
16とN+ 拡散層14とは、それぞれ対応して電極17
及び15を介してデジタル回路部領域11のVssライン
112及びアナログ回路部領域12のVccライン121
に接続されている。
【0021】上記第1実施例のCMOS集積回路によれ
ば、従来の半導体装置と同様に、デジタル回路部領域1
1とアナログ回路部領域12との間に基板10とは逆導
電型のウェル領域13が形成されているので、両回路部
領域11、12間の基板表層部を通過しようとする電気
的ノイズを遮断する役割を有する。
【0022】しかも、デジタル回路部領域11とアナロ
グ回路部領域12との間にP型ウェル領域13とN+ 拡
散層14とのPN接合によるダイオードが形成されてお
り、このPN接合が逆バイアスとなるように第1の電極
15・第2の電極17に電圧が印加されている。
【0023】従って、半導体装置外部から電源端子に入
力した静電サージが両回路部領域11、12間の基板領
域を通して流れようとしても、上記ダイオードで吸収す
ることが可能になり、デジタル回路部領域11及びアナ
ログ回路部領域12を静電破壊から保護する機能を持つ
ようになる。
【0024】この場合、集積回路外部から電源端子に負
の静電サージが入力した時、ダイオードが順バイアスに
なり、静電サージはデジタル回路部領域11のVssライ
ン112→ダイオード→アナログ回路部領域12のVcc
ライン121の経路を経て吸収される。また、集積回路
外部から接地端子にVcc以上の正の静電サージが入力し
た時、ダイオードが順バイアスになり、静電サージはデ
ジタル回路部領域11のVssライン112→ダイオード
→アナログ回路部領域12のVccライン121の経路を
経て吸収される。
【0025】従って、上記静電サージ入力時に、デジタ
ル回路部領域11のVccライン111、Vssライン11
2間の電位変動あるいはアナログ回路部領域12のVcc
ライン121、Vssライン122間の電位変動が生じる
こともない。
【0026】図3、図4及び図5はそれぞれ、図2中の
ダイオードにバイアスを印加する電源系統の変形例を示
す断面図である。図3のCMOS集積回路は、図2に示
したCMOS集積回路と比べて、P+ 拡散層16とN+
拡散層14とがそれぞれ対応してアナログ回路部領域1
2のVssライン122及びデジタル回路部領域11のV
ccライン111に接続されている点が異なり、その他は
同じであるので図2中と同一符号を付している。
【0027】図4のCMOS集積回路は、図2に示した
CMOS集積回路と比べて、P+ 拡散層16とN+ 拡散
層14とがそれぞれ対応してアナログ回路部領域12の
Vssライン122及びVccライン121に接続されてい
る点が異なり、その他は同じであるので図2中と同一符
号を付している。
【0028】図5のCMOS集積回路は、図2に示した
CMOS集積回路と比べて、P+ 拡散層16とN+ 拡散
層14とがそれぞれ対応してデジタル回路部領域11の
Vssライン112及びVccライン111に接続されてい
る点が異なり、その他は同じであるので図2中と同一符
号を付している。
【0029】図3、図4及び図5に示した各CMOS集
積回路によれば、図2に示したCMOS集積回路と同様
の動作により同様の効果が得られる。図6は、本発明の
第2実施例に係るCMOS集積回路を示す平面図であ
る。
【0030】このCMOS集積回路は、図1に示したC
MOS集積回路と比べて、デジタル回路部領域11とア
ナログ回路部領域12とを別々に囲むように分離部を形
成している点が異なり、その他は同じであるので図1中
と同一符号を付している。
【0031】即ち、10はN型の半導体基板、11はデ
ジタル回路部領域、12はアナログ回路部領域である。
131は上記デジタル回路部領域11の周囲を囲むよう
に形成されたP型のウェル領域、132はアナログ回路
部領域12の周囲を囲むように形成されたP型のウェル
領域である。141は上記ウェル領域131上でデジタ
ル回路部領域11の周囲を囲むように形成されたN型の
第1の拡散層、142は前記ウェル領域132上でアナ
ログ回路部領域12の周囲を囲むように形成されたN型
の第1の拡散層である。
【0032】なお、図示しないが、N型の第1の拡散層
141にコンタクトした第1の電極、N型の第1の拡散
層142にコンタクトした第1の電極、前記ウェル領域
131上に形成されたP型の第2の拡散層、前記ウェル
領域132上に形成されたP型の第2の拡散層、P型の
第2の拡散層161にコンタクトした第2の電極、P型
の第2の拡散層162にコンタクトした第2の電極も形
成されている。
【0033】上記P型ウェル領域131及びN型の第1
の拡散層141はデジタル回路部領域11の周囲を囲む
ダイオードを形成しており、逆バイアスとなるような電
圧が印加される。この場合、P型ウェル領域131上の
P+ 拡散層とN+ 拡散層141とは、例えばそれぞれ対
応してアナログ回路部領域12のVssライン及びVccラ
インに接続されている。
【0034】また、前記P型ウェル領域132及びN型
の第1の拡散層142はアナログ回路部領域12の周囲
を囲むダイオードを形成しており、逆バイアスとなるよ
うな電圧が印加される。この場合、P型ウェル領域13
2上のP+ 拡散層とN+ 拡散層142とは、例えばそれ
ぞれ対応してデジタル回路部領域11のVssライン及び
Vccラインに接続されている。
【0035】図6に示した半導体装置によれば、図1に
示した半導体装置と同様の動作により同様の効果が得ら
れるほか、デジタル回路部領域11の周囲及びアナログ
回路部領域12の周囲を別々に囲むようにダイオードが
形成されており、このダイオードは、広い面積を持つの
で高いサージ吸収能力を持ち、しかも、チップサイズの
増大分が少ない状態で実現できる。
【0036】また、P型半導体基板を用いる場合には、
前記P型ウェル領域、P+ 拡散層、N+ 拡散層に代え
て、N型ウェル領域、N+ 拡散層、P+ 拡散層を形成
し、このP+ 拡散層とN型ウェル領域とのPN接合が逆
バイアスとなるように電圧を印加すればよい。
【0037】
【発明の効果】上述したように本発明の半導体装置によ
れば、デジタル回路部領域とアナログ回路部領域との間
に形成される分離部が、両回路部領域間で電気的ノイズ
を遮断する役割のほかに、半導体装置外部から電源端子
に入力した静電サージを吸収する役割を果たすようにな
り、両回路部領域を静電破壊から保護する機能を持つよ
うになる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る半導体装置を示す平
面図。
【図2】図1中のB−B線に沿う断面図。
【図3】図2中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図4】図2中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図5】図2中のダイオードにバイアスを印加する電源
系統の変形例を示す断面図。
【図6】本発明の第2実施例に係る半導体装置を示す平
面図。
【図7】従来の半導体装置の一例を示す断面図。
【図8】従来の半導体装置の他の例を示す平面図。
【符号の説明】
10…N型の半導体基板、11…デジタル回路部領域、
12…アナログ回路部領域、13、131、132…P
型のウェル領域、14、141、142…N型の第1の
拡散層、15…第1の電極、16…P型の第2の拡散
層、17…第2の電極、20…絶縁膜、21…Pウェ
ル、22…N+ 拡散層、23…P+ 拡散層、24…ゲー
ト絶縁膜、25…電極、26…ゲート電極、111、1
21…Vccライン、112、122…Vssライン。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/06 8832−4M H01L 27/04 D 8934−4M 27/06 311 B

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体基板上に形成された
    デジタル回路部領域及びアナログ回路部領域と、 上記デジタル回路部領域とアナログ回路部領域との間で
    前記半導体基板に形成された前記第1導電型とは逆の第
    2導電型のウェル領域と、 このウェル領域上に形成された第1導電型の第1の拡散
    層と、 この第1の拡散層にコンタクトするように形成された第
    1の電極と、 前記ウェル領域上に形成された第2導電型の第2の拡散
    層と、 この第2の拡散層にコンタクトするように形成された第
    2の電極とを具備することを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記デジタル回路部領域の電源ラインと前記アナログ回
    路部領域の電源ラインとは分離されて形成されており、 前記ウェル領域と前記第1の拡散層との接合に逆バイア
    スがかかるように、前記第1の電極は前記デジタル回路
    部領域及びアナログ回路部領域のうちの一方における電
    源ラインに接続されており、前記第2の電極は前記デジ
    タル回路部領域及びアナログ回路部領域のうちの他方に
    おける接地ラインに接続されていることを特徴とする半
    導体装置。
  3. 【請求項3】 請求項1記載の半導体装置において、 前記デジタル回路部領域の電源ラインと前記アナログ回
    路部領域の電源ラインとは分離されて形成されており、 前記ウェル領域と前記第1の拡散層との接合に逆バイア
    スがかかるように、前記第1の電極及び第2の電極は前
    記デジタル回路部領域及びアナログ回路部領域のうちの
    一方における電源ライン及び接地ラインに接続されてい
    ることを特徴とする半導体装置。
  4. 【請求項4】 第1導電型の半導体基板上に形成された
    デジタル回路部領域及びアナログ回路部領域と、 上記デジタル回路部領域の周囲及びアナログ回路部領域
    の周囲を囲むように前記半導体基板に形成された前記第
    1導電型とは逆の第2導電型のウェル領域と、 このウェル領域上で前記デジタル回路部領域の周囲及び
    アナログ回路部領域の周囲を囲むように形成された第1
    導電型の第1の拡散層と、 この第1の拡散層にコンタクトするように形成された第
    1の電極と、 前記ウェル領域上に形成された第2導電型の第2の拡散
    層と、 この第2の拡散層にコンタクトするように形成された第
    2の電極とを具備することを特徴とする半導体装置。
JP05170058A 1993-07-09 1993-07-09 半導体装置 Expired - Fee Related JP3075892B2 (ja)

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