JP3033251B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3033251B2 JP3033251B2 JP3145081A JP14508191A JP3033251B2 JP 3033251 B2 JP3033251 B2 JP 3033251B2 JP 3145081 A JP3145081 A JP 3145081A JP 14508191 A JP14508191 A JP 14508191A JP 3033251 B2 JP3033251 B2 JP 3033251B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特
に，過電圧保護手段を有する半導体装置に関する。
に，過電圧保護手段を有する半導体装置に関する。
【０００２】最近の半導体装置の微細化，高密度化に伴
い，回路素子の破壊電圧は低下してきている。そのた
め，半導体装置の入出力回路に印加される過電圧を確実
に放電させる保護回路を外部端子に接続して回路素子の
破壊を防止しているが，過電圧による保護回路自身の劣
化が問題となっている。
い，回路素子の破壊電圧は低下してきている。そのた
め，半導体装置の入出力回路に印加される過電圧を確実
に放電させる保護回路を外部端子に接続して回路素子の
破壊を防止しているが，過電圧による保護回路自身の劣
化が問題となっている。
【０００３】本発明はこの問題点に対処した過電圧保護
手段として利用できる。
手段として利用できる。
【０００４】
【従来の技術】半導体装置の過電圧保護手段の一例とし
て，外部から印加された過電圧を，npn ラテラルトラン
ジスタあるいはダイオードを通して放電させることによ
り内部回路を保護している。
て，外部から印加された過電圧を，npn ラテラルトラン
ジスタあるいはダイオードを通して放電させることによ
り内部回路を保護している。
【０００５】図７は従来例による入力保護回路のA-A 断
面図と平面図である。図において，１は低濃度ｐ型シリ
コン(p- -Si)基板，1NA, 1NBは高濃度ｎ型(n+ 型) 拡散
層, 1Pは高濃度ｐ型 (p+ 型 )拡散層, 1Cはp+ 型チャ
ネルカット領域, ２は分離絶縁膜で二酸化シリコン(SiO
2)膜，３は外部端子（ボンディングパッド），４は n+
型拡散層1NA にコンタクトホール６を介して接続し且つ
外部端子と内部回路の入力回路素子を結ぶアルミニウム
(Al)配線，５は n+ 型拡散層1NB 及び p+ 型拡散層を,
それぞれコンタクトホール７，８を介して接地するAl配
線である。
面図と平面図である。図において，１は低濃度ｐ型シリ
コン(p- -Si)基板，1NA, 1NBは高濃度ｎ型(n+ 型) 拡散
層, 1Pは高濃度ｐ型 (p+ 型 )拡散層, 1Cはp+ 型チャ
ネルカット領域, ２は分離絶縁膜で二酸化シリコン(SiO
2)膜，３は外部端子（ボンディングパッド），４は n+
型拡散層1NA にコンタクトホール６を介して接続し且つ
外部端子と内部回路の入力回路素子を結ぶアルミニウム
(Al)配線，５は n+ 型拡散層1NB 及び p+ 型拡散層を,
それぞれコンタクトホール７，８を介して接地するAl配
線である。
【０００６】ここで，外部端子から印加された過電圧は
n+ 型拡散層1NA ／ p- -Si 基板／n+ 型拡散層1NB で
構成されるnpn ラテラルトランジスタあるいはn+ 型拡
散層1NA ／ p- -Si 基板で構成されるダイオードを通し
て放電される。
n+ 型拡散層1NA ／ p- -Si 基板／n+ 型拡散層1NB で
構成されるnpn ラテラルトランジスタあるいはn+ 型拡
散層1NA ／ p- -Si 基板で構成されるダイオードを通し
て放電される。
【０００７】図８は従来例による出力バッファトランジ
スタの平面図，図９はそのA-A 及びB-B 断面図である。
図において，１は p- -Si 基板，1NA はドレインで n+
型拡散層, 1NB はソースで n+ 型拡散層, 1Cは p+ 型チ
ャネルカット領域, ２は分離絶縁膜でSiO2膜，３は外部
端子（ボンディングパッド），４は n+ 型拡散層1NA を
コンタクトホール６を介して接続し且つ外部端子と内部
出力回路に結ぶAl配線，５は n+ 型拡散層1NB をコンタ
クトホール７を介して接地するAl配線，９は出力バッフ
ァのゲートである。
スタの平面図，図９はそのA-A 及びB-B 断面図である。
図において，１は p- -Si 基板，1NA はドレインで n+
型拡散層, 1NB はソースで n+ 型拡散層, 1Cは p+ 型チ
ャネルカット領域, ２は分離絶縁膜でSiO2膜，３は外部
端子（ボンディングパッド），４は n+ 型拡散層1NA を
コンタクトホール６を介して接続し且つ外部端子と内部
出力回路に結ぶAl配線，５は n+ 型拡散層1NB をコンタ
クトホール７を介して接地するAl配線，９は出力バッフ
ァのゲートである。
【０００８】図10は出力バッファトランジスタの等価回
路図である。図において，Ａは内部出力回路，Ｑは出力
バッファでｎチャネルMOS トランジスタ, Ｔは寄生回路
で n+ 型拡散層1NA ／ p- -Si 基板／ n+ 型拡散層1NB
で構成されるnpn ラテラルトランジスタ，Ｄは寄生回路
で n+ 型拡散層1NA ／p- -Si 基板で構成されるダイオ
ードである。
路図である。図において，Ａは内部出力回路，Ｑは出力
バッファでｎチャネルMOS トランジスタ, Ｔは寄生回路
で n+ 型拡散層1NA ／ p- -Si 基板／ n+ 型拡散層1NB
で構成されるnpn ラテラルトランジスタ，Ｄは寄生回路
で n+ 型拡散層1NA ／p- -Si 基板で構成されるダイオ
ードである。
【０００９】出力部においても，外部端子から印加され
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。ところが入出力いずれの場
合も, 放電したときの過電流により, npn ラテラルトラ
ンジスタあるいはダイオードのpn接合が劣化して逆方向
微小電流が増加するという問題が発生した。
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。ところが入出力いずれの場
合も, 放電したときの過電流により, npn ラテラルトラ
ンジスタあるいはダイオードのpn接合が劣化して逆方向
微小電流が増加するという問題が発生した。
【００１０】
【発明が解決しようとする課題】しかがって，このよう
な保護回路により回路素子の破壊を防止することはでき
るが，保護回路の過電流による接合劣化で発生する微小
電流によって半導体装置は特性不良となる。
な保護回路により回路素子の破壊を防止することはでき
るが，保護回路の過電流による接合劣化で発生する微小
電流によって半導体装置は特性不良となる。
【００１１】例えば，高インピーダンスのアナログ入力
端子等の微小リークの発生原因となっている。本発明は
外部端子から印加された過電圧による保護回路の劣化を
防止して，半導体装置の信頼性を向上することを目的と
する。
端子等の微小リークの発生原因となっている。本発明は
外部端子から印加された過電圧による保護回路の劣化を
防止して，半導体装置の信頼性を向上することを目的と
する。
【００１２】
【課題を解決するための手段】上記課題の解決は、 1）一導電型半導体装置基板(1)表面に形成された分離絶
縁膜(2)と、前記基板(1）に形成され、外部端子(3)及び
内部回路に接続された第1の反対導電型拡散層(1NA)と、
前記基板(1)に前記第1の反対導電拡散層(1NA)に対して
前記分離絶縁膜(2)を挟んで反対側に形成され、接地電
位に接続された第2の反対導電型拡散層(1NB)と、前記分
離絶縁膜(2)の下側に沿って形成された、前記基板(1)よ
り高不純物濃度の一導電型のチャネルカット領域(1C)と
を有する半導体装置であって、前記第1の反対導電型拡
散層(1NA)が前記分離絶縁膜(2)より離れて形成され、前
記第1の反対導電型拡散層(1NA)と前記分離絶縁膜(2)の
間の前記基板(1)上に、ゲート絶縁膜を介して形成され
たゲート(9)が設けられたことを特徴とする半導体装
置、あるいは 2）前記第1の反対導電型拡散層(1NA)は前記分離絶縁膜
(2)を介して前記第2の反対導電型拡散層(1NB)に囲まれ
てなり、前記ゲート(9)は、前記第1の反対導電型拡散層
(1NA)と前記分離絶縁膜(2)の間に介在するとともに、前
記第1の反対導電型拡散層(1NA)を囲んで形成された前記
1）記載の半導体装置、あるいは 3）ドレイン領域(1NA)が外部端子(3)及び内部回路に接
続された絶縁ゲート型トランジスタ(Q)からなる出力バ
ッファトランジスタを有する半導体装置であって、前記
トランジスタ(Q)のゲート(9)が前記ドレイン領域(1NA)
を囲んで形成されたことを特徴とする半導体装置により
達成される。
縁膜(2)と、前記基板(1）に形成され、外部端子(3)及び
内部回路に接続された第1の反対導電型拡散層(1NA)と、
前記基板(1)に前記第1の反対導電拡散層(1NA)に対して
前記分離絶縁膜(2)を挟んで反対側に形成され、接地電
位に接続された第2の反対導電型拡散層(1NB)と、前記分
離絶縁膜(2)の下側に沿って形成された、前記基板(1)よ
り高不純物濃度の一導電型のチャネルカット領域(1C)と
を有する半導体装置であって、前記第1の反対導電型拡
散層(1NA)が前記分離絶縁膜(2)より離れて形成され、前
記第1の反対導電型拡散層(1NA)と前記分離絶縁膜(2)の
間の前記基板(1)上に、ゲート絶縁膜を介して形成され
たゲート(9)が設けられたことを特徴とする半導体装
置、あるいは 2）前記第1の反対導電型拡散層(1NA)は前記分離絶縁膜
(2)を介して前記第2の反対導電型拡散層(1NB)に囲まれ
てなり、前記ゲート(9)は、前記第1の反対導電型拡散層
(1NA)と前記分離絶縁膜(2)の間に介在するとともに、前
記第1の反対導電型拡散層(1NA)を囲んで形成された前記
1）記載の半導体装置、あるいは 3）ドレイン領域(1NA)が外部端子(3)及び内部回路に接
続された絶縁ゲート型トランジスタ(Q)からなる出力バ
ッファトランジスタを有する半導体装置であって、前記
トランジスタ(Q)のゲート(9)が前記ドレイン領域(1NA)
を囲んで形成されたことを特徴とする半導体装置により
達成される。
【００１３】
【作用】本発明は，過電圧印加に伴う微小リークの発生
は，図７(A) または図９(B) において， n+ 型拡散層1N
A ／p+ 型チャネルカット領域で構成される低耐圧接合
が， n+ 型拡散層1NA ／ p- -Si 基板で構成される接合
に並列に接続されていることによるものであることに着
目して，保護回路となるラテラルバイポーラトランジス
タあるいはダイオードの接合面に直接チャネルカット高
濃度拡散層が接しないように構成して, 保護回路の劣化
を防止したものである。
は，図７(A) または図９(B) において， n+ 型拡散層1N
A ／p+ 型チャネルカット領域で構成される低耐圧接合
が， n+ 型拡散層1NA ／ p- -Si 基板で構成される接合
に並列に接続されていることによるものであることに着
目して，保護回路となるラテラルバイポーラトランジス
タあるいはダイオードの接合面に直接チャネルカット高
濃度拡散層が接しないように構成して, 保護回路の劣化
を防止したものである。
【００１４】このために, ラテラルバイポーラトランジ
スタあるいはダイオードの拡散層を分離絶縁膜から分離
して形成し，拡散層の回りにゲート絶縁膜を介してゲー
トを形成して，分離した間隔を電気的に接続するように
した。
スタあるいはダイオードの拡散層を分離絶縁膜から分離
して形成し，拡散層の回りにゲート絶縁膜を介してゲー
トを形成して，分離した間隔を電気的に接続するように
した。
【００１５】
【実施例】図１は本発明の一実施例による入力保護回路
のA-A 断面図と平面図である。図において，１は p- -S
i 基板，1NA, 1NBは n+ 型拡散層, 1Pは p+ 型拡散層,
1Cは p+ 型チャネルカット領域, ２は分離絶縁膜でSiO2
膜，３は外部端子（ボンディングパッド），４は n+ 型
拡散層1NA をコンタクトホール６を介して接続し且つ外
部端子と内部出力回路に結ぶAl配線，５は n+ 型拡散層
1NB 及び p+ 型拡散層を, それぞれコンタクトホール
７，８を介して接地するAl配線，９は分離絶縁膜と n+
型拡散層1NA 間の基板上にゲート絶縁膜を介して形成さ
れたゲートである。
のA-A 断面図と平面図である。図において，１は p- -S
i 基板，1NA, 1NBは n+ 型拡散層, 1Pは p+ 型拡散層,
1Cは p+ 型チャネルカット領域, ２は分離絶縁膜でSiO2
膜，３は外部端子（ボンディングパッド），４は n+ 型
拡散層1NA をコンタクトホール６を介して接続し且つ外
部端子と内部出力回路に結ぶAl配線，５は n+ 型拡散層
1NB 及び p+ 型拡散層を, それぞれコンタクトホール
７，８を介して接地するAl配線，９は分離絶縁膜と n+
型拡散層1NA 間の基板上にゲート絶縁膜を介して形成さ
れたゲートである。
【００１６】ここで，外部端子から印加された過電圧は
ゲートを介して構成される n+ 型拡散層1NA ／ p- -Si
基板／ n+ 型拡散層1NB で構成されるnpn ラテラルトラ
ンジスタあるいは n+ 型拡散層1NA ／ p--Si 基板で構
成されるダイオードを通して放電される。
ゲートを介して構成される n+ 型拡散層1NA ／ p- -Si
基板／ n+ 型拡散層1NB で構成されるnpn ラテラルトラ
ンジスタあるいは n+ 型拡散層1NA ／ p--Si 基板で構
成されるダイオードを通して放電される。
【００１７】この場合は， n+ 型拡散層1NA をゲート９
で囲んでいるため， p+ 型チャネルカット領域1Cが直接
n+ 型拡散層1NA に接することがないため， n+ 型拡散
層と基板間との接合の耐圧劣化はみられない。
で囲んでいるため， p+ 型チャネルカット領域1Cが直接
n+ 型拡散層1NA に接することがないため， n+ 型拡散
層と基板間との接合の耐圧劣化はみられない。
【００１８】図４は実施例の効果を示す説明図である。
図において，縦軸は入力リーク電流，横軸は過電圧印加
回数をいずれも相対値で示す。
図において，縦軸は入力リーク電流，横軸は過電圧印加
回数をいずれも相対値で示す。
【００１９】図から，実施例(1) は従来例(2) に比し，
高濃度接合が存在しないため劣化しにくいことが分か
る。図５は接合の電流／電圧関係の静特性図である。
高濃度接合が存在しないため劣化しにくいことが分か
る。図５は接合の電流／電圧関係の静特性図である。
【００２０】図において、縦軸は放電電流、横軸は印加
電圧である。接合のブレークダウン電圧ＶFより高い過
電圧Ｖaが印加されると、基板方向へ電流Ｉaが流れる。
この電流ＩaはnpnラテラルトランジスタＴを順方向にバ
イアスするので、さらに大電流を瞬時に流し回路素子を
保護する。
電圧である。接合のブレークダウン電圧ＶFより高い過
電圧Ｖaが印加されると、基板方向へ電流Ｉaが流れる。
この電流ＩaはnpnラテラルトランジスタＴを順方向にバ
イアスするので、さらに大電流を瞬時に流し回路素子を
保護する。
【００２１】図６は過電流Ｉa の通過経路を示す回路図
である。図２は本発明の一実施例による出力バッファト
ランジスタの平面図，図３(A) はそのA-A 断面図，図３
(B) はその等価回路図である。
である。図２は本発明の一実施例による出力バッファト
ランジスタの平面図，図３(A) はそのA-A 断面図，図３
(B) はその等価回路図である。
【００２２】図において，１は p- -Si 基板，1NA は出
力バッファトランジスタのドレインで n+ 型拡散層, 1N
B はソースで n+ 型拡散層, 1Cは p+ 型チャネルカット
領域, ２は分離絶縁膜でSiO2膜，３は外部端子（ボンデ
ィングパッド），４は n+ 型拡散層1NA をコンタクトホ
ール６を介して接続し且つ外部端子と内部出力回路に結
ぶAl配線，５は n+ 型拡散層1NB をコンタクトホール７
を介して接地するAl配線，９は出力バッファのゲートで
ある。
力バッファトランジスタのドレインで n+ 型拡散層, 1N
B はソースで n+ 型拡散層, 1Cは p+ 型チャネルカット
領域, ２は分離絶縁膜でSiO2膜，３は外部端子（ボンデ
ィングパッド），４は n+ 型拡散層1NA をコンタクトホ
ール６を介して接続し且つ外部端子と内部出力回路に結
ぶAl配線，５は n+ 型拡散層1NB をコンタクトホール７
を介して接地するAl配線，９は出力バッファのゲートで
ある。
【００２３】また，Ｑは出力バッファでｎチャネルMOS
トランジスタで，図10と同様に,n+ 型拡散層1NA ／ p-
-Si 基板／ n+ 型拡散層1NB で構成されるnpn ラテラル
トランジスタＴ， n+ 型拡散層1NA／ p- -Si 基板で構
成されるダイオードＤを有する図示しない寄生回路が存
在する。
トランジスタで，図10と同様に,n+ 型拡散層1NA ／ p-
-Si 基板／ n+ 型拡散層1NB で構成されるnpn ラテラル
トランジスタＴ， n+ 型拡散層1NA／ p- -Si 基板で構
成されるダイオードＤを有する図示しない寄生回路が存
在する。
【００２４】出力部においても，外部端子から印加され
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。この場合は，出力バッファ
トランジスタＱのドレイン1NA をゲート９で囲んでいる
ため， p+ 型チャネルカット領域1Cが直接ドレイン1NA
に接することがないため，ドレインの耐圧劣化はみられ
ない。
た過電圧はこのnpnラテラルトランジスタあるいはダイ
オードを通して放電される。この場合は，出力バッファ
トランジスタＱのドレイン1NA をゲート９で囲んでいる
ため， p+ 型チャネルカット領域1Cが直接ドレイン1NA
に接することがないため，ドレインの耐圧劣化はみられ
ない。
【００２５】したがって, 放電したときの過電流によ
り, 寄生回路のnpn ラテラルトランジスタあるいはダイ
オードのpn接合が劣化して逆方向微小電流が増加すると
いう現象は抑制される。
り, 寄生回路のnpn ラテラルトランジスタあるいはダイ
オードのpn接合が劣化して逆方向微小電流が増加すると
いう現象は抑制される。
【００２６】
【発明の効果】外部端子から印加された過電圧による保
護回路の劣化を防止して，半導体装置の信頼性を向上す
ることができた。
護回路の劣化を防止して，半導体装置の信頼性を向上す
ることができた。
【００２７】特に，アナログ回路等の高インピーダンス
入力回路への適用効果は大きい。
入力回路への適用効果は大きい。
【図１】 本発明の一実施例による入力保護回路のA-A
断面図と平面図
断面図と平面図
【図２】 本発明の一実施例による出力バッファトラン
ジスタの平面図，
ジスタの平面図，
【図３】 実施例の出力バッファトランジスタのA-A 断
面図と等価回路図
面図と等価回路図
【図４】 実施例の効果を示す説明図
【図５】 接合の電流／電圧関係の静特性図
【図６】 過電流Ｉa の通過経路を示す回路図
【図７】 従来例による入力保護回路のA-A 断面図と平
面図
面図
【図８】 従来例による出力バッファトランジスタの平
面図
面図
【図９】 従来例による出力バッファトランジスタのそ
のA-A 及びB-B断面図
のA-A 及びB-B断面図
【図10】 出力バッファの等価回路図
１ p- -Si 基板 1NA, 1NB n+ 型拡散層 1P p+ 型拡散層 1C p+ 型チャネルカット領域 ２ 分離絶縁膜でSiO2膜 ３ 外部端子（ボンディングパッド） ４ n+ 型拡散層1NA をコンタクトホールを介して接続
し且つ外部端子と内部出力回路に結ぶAl配線， ５ n+ 型拡散層1NB をコンタクトホールを介して接地
するAl配線， ６，７，８ コンタクトホール ９ ゲート
し且つ外部端子と内部出力回路に結ぶAl配線， ５ n+ 型拡散層1NB をコンタクトホールを介して接地
するAl配線， ６，７，８ コンタクトホール ９ ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 27/06
Claims (3)
- 【請求項１】一導電型半導体装置基板表面に形成された
分離絶縁膜と、 前記基板に形成され、外部端子及び内部回路に接続され
た第1の反対導電型拡散層と、 前記基板に前記第1の反対導電拡散層に対して前記分離
絶縁膜を挟んで反対側に形成され、接地電位に接続され
た第2の反対導電型拡散層と、 前記分離絶縁膜の下側に沿って形成された、前記基板よ
り高不純物濃度の一導電型のチャネルカット領域と、 を有する半導体装置であって、 前記第1の反対導電型拡散層が前記分離絶縁膜より離れ
て形成され、 前記第1の反対導電型拡散層と前記分離絶縁膜の間の前
記基板上に、ゲート絶縁膜を介して形成されたゲートが
設けられたことを特徴とする半導体装置。 - 【請求項２】前記第1の反対導電型拡散層は前記分離絶
縁膜を介して前記第2の反対導電型拡散層に囲まれてな
り、 前記ゲートは、前記第1の反対導電型拡散層と前記分離
絶縁膜の間に介在するとともに、前記第1の反対導電型
拡散層を囲んで形成されたことを特徴とする請求項1記
載の半導体装置。 - 【請求項３】ドレイン領域が外部端子及び内部回路に接
続された絶縁ゲート型トランジスタからなる出力バッフ
ァトランジスタを有する半導体装置であって、 前記トランジスタのゲートが前記ドレイン領域を囲んで
形成されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3145081A JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3145081A JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369270A JPH04369270A (ja) | 1992-12-22 |
| JP3033251B2 true JP3033251B2 (ja) | 2000-04-17 |
Family
ID=15376945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3145081A Expired - Lifetime JP3033251B2 (ja) | 1991-06-18 | 1991-06-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033251B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12121092B2 (en) | 2023-02-17 | 2024-10-22 | Under Armour, Inc. | Method of making article of apparel including thermoregulatory textile |
-
1991
- 1991-06-18 JP JP3145081A patent/JP3033251B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12121092B2 (en) | 2023-02-17 | 2024-10-22 | Under Armour, Inc. | Method of making article of apparel including thermoregulatory textile |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369270A (ja) | 1992-12-22 |
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