JPH0478018B2 - - Google Patents
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- JPH0478018B2 JPH0478018B2 JP58166624A JP16662483A JPH0478018B2 JP H0478018 B2 JPH0478018 B2 JP H0478018B2 JP 58166624 A JP58166624 A JP 58166624A JP 16662483 A JP16662483 A JP 16662483A JP H0478018 B2 JPH0478018 B2 JP H0478018B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには半導体集積回
路装置に適用して特に有効な技術に関するもの
で、たとえば、コンプリメンタリ・MOS電界効
果トランジスタ（Ｃ−MOSFET）とともにバイ
ポーラトランジスタが一緒に構成された、いわゆ
るBi−Ｃ−MOS型論理用半導体集積回路装置に
おける保護回路の形成技術に利用して有効な技術
に関するものである。
路装置に適用して特に有効な技術に関するもの
で、たとえば、コンプリメンタリ・MOS電界効
果トランジスタ（Ｃ−MOSFET）とともにバイ
ポーラトランジスタが一緒に構成された、いわゆ
るBi−Ｃ−MOS型論理用半導体集積回路装置に
おける保護回路の形成技術に利用して有効な技術
に関するものである。
周辺回路にＣ−MOS論理回路を有する半導体
集積回路装置では、例えばそのＣ−MOS論理回
路を構成するMOS電界効果トランジスタのゲー
ト絶縁膜が静電気などによつて破壊されるのを防
止するため、なんらかの保護回路が必要となる。
集積回路装置では、例えばそのＣ−MOS論理回
路を構成するMOS電界効果トランジスタのゲー
ト絶縁膜が静電気などによつて破壊されるのを防
止するため、なんらかの保護回路が必要となる。
また、Ｃ−MOS論理回路を有する半導体集積
回路装置では、そのＣ−MOS論理回路に寄生す
るサイリスタによつてラツチアツプ現象が生じや
すい。このラツチアツプ現象は、上記寄生サイリ
スタが外部からのパルス性ノイズによつてトリガ
ーされることにより生ずる場合が多い。従つて、
入力バツフア回路として構成されたＣ−MOS論
理回路にそのラツチアツプ現象が特に生じやす
い。
回路装置では、そのＣ−MOS論理回路に寄生す
るサイリスタによつてラツチアツプ現象が生じや
すい。このラツチアツプ現象は、上記寄生サイリ
スタが外部からのパルス性ノイズによつてトリガ
ーされることにより生ずる場合が多い。従つて、
入力バツフア回路として構成されたＣ−MOS論
理回路にそのラツチアツプ現象が特に生じやす
い。
さらに、本発明者があきらかにしたところによ
ると、入力バツフア回路としてのＣ−MOS論理
回路において生じるラツチアツプ現象は、外部か
ら直接侵入するパルス性ノイズ以外に、該Ｃ−
MOS論理回路の入力保護回路から間接的に発生
する一種のノイズによつて生じる場合も多いこと
が判明した。つまり、入力保護回路によつてサー
ジなどの衝撃性ノイズあるいは静電気などを吸収
すると、その吸収の過渡時に発生する衝撃電位の
波が周辺の回路に影響を及ぼし、これにより例え
ば入力バツフア回路としてのＣ−MOS論理回路
をかなりの確率でもつてラツチアツプ状態に至ら
しめることが、本発明者によつて明らかにされ
た。
ると、入力バツフア回路としてのＣ−MOS論理
回路において生じるラツチアツプ現象は、外部か
ら直接侵入するパルス性ノイズ以外に、該Ｃ−
MOS論理回路の入力保護回路から間接的に発生
する一種のノイズによつて生じる場合も多いこと
が判明した。つまり、入力保護回路によつてサー
ジなどの衝撃性ノイズあるいは静電気などを吸収
すると、その吸収の過渡時に発生する衝撃電位の
波が周辺の回路に影響を及ぼし、これにより例え
ば入力バツフア回路としてのＣ−MOS論理回路
をかなりの確率でもつてラツチアツプ状態に至ら
しめることが、本発明者によつて明らかにされ
た。
この発明の目的は、静電破壊防止効果が高く、
かつ周辺の回路特にＣ−MOS論理回路にラツチ
アツプなどの悪影響を及ぼすことをも確実に防止
できるようにした半導体保護回路技術を提供する
ことにある。また本発明の他の目的は、信頼度の
高い半導体集積回路装置を提供することにある。
かつ周辺の回路特にＣ−MOS論理回路にラツチ
アツプなどの悪影響を及ぼすことをも確実に防止
できるようにした半導体保護回路技術を提供する
ことにある。また本発明の他の目的は、信頼度の
高い半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、入力あるいは出力の保護回路をプラ
スサージ、マイナスサージのどちらにも対応でき
るように構成し、静電破壊防止効果を高めるとと
もに、該保護回路とその周辺の回路との間に分離
層を介在させることにより、該保護回路が例えば
衝撃性のノイズを吸収した際に生じる周辺回路へ
の悪影響を防ぎ、これによりラツチアツプなどの
異常動作の発生をも確実に防止できるようにする
という目的を達成するものである。
スサージ、マイナスサージのどちらにも対応でき
るように構成し、静電破壊防止効果を高めるとと
もに、該保護回路とその周辺の回路との間に分離
層を介在させることにより、該保護回路が例えば
衝撃性のノイズを吸収した際に生じる周辺回路へ
の悪影響を防ぎ、これによりラツチアツプなどの
異常動作の発生をも確実に防止できるようにする
という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一あるいは相当する部分
は同一符号で示す。本発明の具体的構成は第９
図、第１０図、第１１図に示す如くである。ま
ず、このような半導体集積回路装置を形成するた
めのプロセスを説明する。
は同一符号で示す。本発明の具体的構成は第９
図、第１０図、第１１図に示す如くである。ま
ず、このような半導体集積回路装置を形成するた
めのプロセスを説明する。
第１図から第９図までは、この発明に係る半導
体集積回路装置を形成する工程図である。
体集積回路装置を形成する工程図である。
先ず、第１〜９図に示す工程によつて形成され
る半導体集積回路装置の概要を述べる。同図にそ
の工程を示す半導体集積回路装置は、Ｃ−MOS
論理回路と、このＣ−MOS論理回路の入力を保
護する入力保護回路と、バイポーラトランジスタ
とが一緒に形成された、いわゆるBi−Ｃ−MOS
型論理用半導体集積回路装置をなす。Ｃ−MOS
論理回路は、ｐチヤンネルMOS電界効果トラン
ジスタとｎチヤンネルMOS電界効果トランジス
タとによつて構成される。そして、その共通ゲー
トは、入力保護回路を介して入力端子パツドに接
続される。すなわち、ここでのＣ−MOS論理回
路は入力バツフア回路をなす。また、保護回路は
入力端子パツドに印加される静電気あるいは衝撃
性のノイズを吸収する。
る半導体集積回路装置の概要を述べる。同図にそ
の工程を示す半導体集積回路装置は、Ｃ−MOS
論理回路と、このＣ−MOS論理回路の入力を保
護する入力保護回路と、バイポーラトランジスタ
とが一緒に形成された、いわゆるBi−Ｃ−MOS
型論理用半導体集積回路装置をなす。Ｃ−MOS
論理回路は、ｐチヤンネルMOS電界効果トラン
ジスタとｎチヤンネルMOS電界効果トランジス
タとによつて構成される。そして、その共通ゲー
トは、入力保護回路を介して入力端子パツドに接
続される。すなわち、ここでのＣ−MOS論理回
路は入力バツフア回路をなす。また、保護回路は
入力端子パツドに印加される静電気あるいは衝撃
性のノイズを吸収する。
以下、図面に基づいて具体的に説明する。
先ず、第１図に示すように、ｐ型導電不純物が
低濃度にドープされたp-型半導体（シリコン）
基板１０に、ｎ型導電不純物が低濃度にドープさ
れたn-型エピタキシヤル層（シリコン気相成長
層）１２を形成する。このとき、エピタキシヤル
層１２と基板１０との間の所定個所には、ｎ型導
電不純物が高濃度にドープされているn+型埋込
層１４，１４′，１４″が形成される。この埋込層
１４は、後述するバイポーラトランジスタQbの
コレクタ直列抵抗を下げるためのものである。ま
た、埋込層１４′，１４″は後述するが、寄生トラ
ンジスタであるサブストレートPNPトランジス
タの電流増幅率を下げる働きをする。そして、表
面酸化を行つて酸化膜１５を形成する。
低濃度にドープされたp-型半導体（シリコン）
基板１０に、ｎ型導電不純物が低濃度にドープさ
れたn-型エピタキシヤル層（シリコン気相成長
層）１２を形成する。このとき、エピタキシヤル
層１２と基板１０との間の所定個所には、ｎ型導
電不純物が高濃度にドープされているn+型埋込
層１４，１４′，１４″が形成される。この埋込層
１４は、後述するバイポーラトランジスタQbの
コレクタ直列抵抗を下げるためのものである。ま
た、埋込層１４′，１４″は後述するが、寄生トラ
ンジスタであるサブストレートPNPトランジス
タの電流増幅率を下げる働きをする。そして、表
面酸化を行つて酸化膜１５を形成する。
次に、第２図に示すように、ｐ型導電不純物を
基板１０に達するように高濃度に選択拡散して
p+型分離層１６を形成する。このp+型分離層１
６によつてそれぞれ電気的に隔離された領域ａ
１，ａ２，ａ３，ａ４が形成される。
基板１０に達するように高濃度に選択拡散して
p+型分離層１６を形成する。このp+型分離層１
６によつてそれぞれ電気的に隔離された領域ａ
１，ａ２，ａ３，ａ４が形成される。
また、ｐ型不純物を低濃度に選択拡散してp-
型ウエル１８を形成する。このウエル１８は、領
域ａ２のほぼ全面および領域ａ３の一部にそれぞ
れ形成される。
型ウエル１８を形成する。このウエル１８は、領
域ａ２のほぼ全面および領域ａ３の一部にそれぞ
れ形成される。
さらに、領域ａ４において、n+型埋込層１４
に達するコレクタ接続用拡散層２０を形成する。
この拡散層２０はｎ型導電不純物を高濃度に選択
拡散させて形成する。
に達するコレクタ接続用拡散層２０を形成する。
この拡散層２０はｎ型導電不純物を高濃度に選択
拡散させて形成する。
この後、第３図に示すように、ナイトライド
（Si3N4）膜２１をマスクとしてロコス酸化膜
（LOCOS：部分酸化膜）２２を形成する。この場
合、図示は省略するが、各ロコス２２の下側面に
はそれぞれ、ｐ型導電不純物を薄く拡散させてな
るチヤンネルストツパーが形成される。
（Si3N4）膜２１をマスクとしてロコス酸化膜
（LOCOS：部分酸化膜）２２を形成する。この場
合、図示は省略するが、各ロコス２２の下側面に
はそれぞれ、ｐ型導電不純物を薄く拡散させてな
るチヤンネルストツパーが形成される。
続いて、第４図に示すように、領域ａ１のほぼ
全面および領域ａ４のほぼ全面にｐ型導電不純物
を中濃度に選択拡散してｐ型拡散層２４を形成す
る。このｐ型拡散層２４は、後述するバイポーラ
トランジスタQbのベース領域をなすべくその拡
散濃度が定められている。
全面および領域ａ４のほぼ全面にｐ型導電不純物
を中濃度に選択拡散してｐ型拡散層２４を形成す
る。このｐ型拡散層２４は、後述するバイポーラ
トランジスタQbのベース領域をなすべくその拡
散濃度が定められている。
領域ａ４に形成されたｐ型拡散層２４は後述す
るバイポーラトランジスタQbのベース領域とな
る。
るバイポーラトランジスタQbのベース領域とな
る。
また、領域ａ１に形成されたｐ型拡散層２４
は、それ自体が所定の抵抗値をもつ抵抗BRとし
て機能し、またn-型エピタキシヤル層１２とと
もにpn接合による一種のダイオードＤ１を形成
する。
は、それ自体が所定の抵抗値をもつ抵抗BRとし
て機能し、またn-型エピタキシヤル層１２とと
もにpn接合による一種のダイオードＤ１を形成
する。
次に、第５図に示すように、領域ａ３におい
て、n-型エピタキシヤル層１２部分の表面およ
び上記p-型ウエル１８部分の表面にそれぞれゲ
ート酸化膜２６を形成する。そして、そのゲート
酸化膜２６の上に例えば多結晶シリコンからなる
ゲート電極２８をそれぞれ堆積させる。
て、n-型エピタキシヤル層１２部分の表面およ
び上記p-型ウエル１８部分の表面にそれぞれゲ
ート酸化膜２６を形成する。そして、そのゲート
酸化膜２６の上に例えば多結晶シリコンからなる
ゲート電極２８をそれぞれ堆積させる。
この後、第６図に示すように、領域ａ３のn-
型エピタキシヤル層１２側にｐ型導電不純物が高
濃度に選択拡散されてなるp+型拡散層３０を形
成する。このp+型拡散層３０は、上記ゲート電
極２８とロコス２２の間のエピタキシヤル層１２
部分に自己整合的に拡散・形成される。そして、
このp+型拡散層３０がｐチヤンネルMOS電界効
果トランジスタQpのドレイン領域およびソース
領域をなす。
型エピタキシヤル層１２側にｐ型導電不純物が高
濃度に選択拡散されてなるp+型拡散層３０を形
成する。このp+型拡散層３０は、上記ゲート電
極２８とロコス２２の間のエピタキシヤル層１２
部分に自己整合的に拡散・形成される。そして、
このp+型拡散層３０がｐチヤンネルMOS電界効
果トランジスタQpのドレイン領域およびソース
領域をなす。
また、第７図に示すように、領域ａ３のp-型
ウエル１８の部分、領域ａ２のp-型ウエル１８
の部分、および領域ａ４のｐ型拡散層２４の部分
にそれぞれ、ｎ型導電不純物が高濃度に選択拡散
されてなるn+型拡散層３２を形成する。
ウエル１８の部分、領域ａ２のp-型ウエル１８
の部分、および領域ａ４のｐ型拡散層２４の部分
にそれぞれ、ｎ型導電不純物が高濃度に選択拡散
されてなるn+型拡散層３２を形成する。
ここで、領域ａ３のn+型拡散層３２は、上記
ゲート電極２８とロコス２２の間のウエル１８部
分に自己整合的に拡散・形成される。そして、こ
のn+型拡散層３２がｎチヤンネルMOS電界効果
トランジスタQnのドレイン領域およびソース領
域をなす。
ゲート電極２８とロコス２２の間のウエル１８部
分に自己整合的に拡散・形成される。そして、こ
のn+型拡散層３２がｎチヤンネルMOS電界効果
トランジスタQnのドレイン領域およびソース領
域をなす。
領域ａ２のn+型拡散層３２は該領域ａ２に既
に形成されているp-型ウエル１８との間にpn接
合による一種のダイオードＤ２を形成する。
に形成されているp-型ウエル１８との間にpn接
合による一種のダイオードＤ２を形成する。
領域ａ４の拡散層３２は、ベース領域をなすｐ
型拡散層２４内に形成されることにより、バイポ
ーラトランジスタQbのエミツタ領域をなす。
型拡散層２４内に形成されることにより、バイポ
ーラトランジスタQbのエミツタ領域をなす。
以上のようにして、領域ａ１に抵抗BRとダイ
オードＤ１が、領域２にはダイオードＤ２が、領
域ａ３にはｐチヤンネルMOS電界効果トランジ
スタQpとｎチヤンネルMOS電界効果トランジス
タQnが、領域ａ４にはnpn型バイポーラトランジ
スタQbがそれぞれ形成される。そして、各領域
ａ１，ａ２，ａ３，ａ４はそれぞれp+型分離層
１６によつて隔離されている。
オードＤ１が、領域２にはダイオードＤ２が、領
域ａ３にはｐチヤンネルMOS電界効果トランジ
スタQpとｎチヤンネルMOS電界効果トランジス
タQnが、領域ａ４にはnpn型バイポーラトランジ
スタQbがそれぞれ形成される。そして、各領域
ａ１，ａ２，ａ３，ａ４はそれぞれp+型分離層
１６によつて隔離されている。
この後、第８図に示すように全面にPSG（リ
ン・シリケートガラス）の絶縁膜３４をデポジツ
トし、続いてその絶縁膜３４の一部にコンタクト
部を開窓する。
ン・シリケートガラス）の絶縁膜３４をデポジツ
トし、続いてその絶縁膜３４の一部にコンタクト
部を開窓する。
そして、第９図に示すように、アルミニウムに
よる配線３６を設けて、電極の取出しおよび配線
を行なう。領域ａ３に形成された２つのMOS電
界効果トランジスタQp，Qnは配線３６によつて
Ｃ−MOS論理回路（インバータ）を構成する。
このＣ−MOS論理回路は、後述するように、入
力端子パツドと内部回路との間に位置する入力バ
ツフア回路をなす。
よる配線３６を設けて、電極の取出しおよび配線
を行なう。領域ａ３に形成された２つのMOS電
界効果トランジスタQp，Qnは配線３６によつて
Ｃ−MOS論理回路（インバータ）を構成する。
このＣ−MOS論理回路は、後述するように、入
力端子パツドと内部回路との間に位置する入力バ
ツフア回路をなす。
この後、パシベーシヨン膜を形成して一連の工
程が終わる。
程が終わる。
なお、Dp，Gp，SpはｐチヤンネルMOS電界
効果トランジスタQpのドレイン、ゲート、ソー
スをそれぞれ示す。同様に、Dn，Gn，Snはｎチ
ヤンネルMOS電界効果トランジスタQnのドレイ
ン、ゲート、ソースをそれぞれ示す。また、Ｂ，
Ｅ，ＣはバイポーラトランジスタQbのベース、
エミツタ、コレクタをそれぞれ示す。
効果トランジスタQpのドレイン、ゲート、ソー
スをそれぞれ示す。同様に、Dn，Gn，Snはｎチ
ヤンネルMOS電界効果トランジスタQnのドレイ
ン、ゲート、ソースをそれぞれ示す。また、Ｂ，
Ｅ，ＣはバイポーラトランジスタQbのベース、
エミツタ、コレクタをそれぞれ示す。
第１０図は第９図に示した部分の平面レイアウ
ト状態の一例を示す。
ト状態の一例を示す。
また、第１１図は第９図および第１０図に示し
た部分の回路図を示す。
た部分の回路図を示す。
第９，１０，１１図に互い符号を対応させて示
すように、入力端子パツドPinは、領域ａ１，ａ
２をそれぞれ経て、領域ａ３に形成した２つの
MOS電界効果トランジスタQp，Qnに接続され
る。
すように、入力端子パツドPinは、領域ａ１，ａ
２をそれぞれ経て、領域ａ３に形成した２つの
MOS電界効果トランジスタQp，Qnに接続され
る。
このとき、領域ａ１では、ｐ型拡散層２４によ
る抵抗BRが直列に介在する。さらに、その抵抗
BRにはダイオードＤ１のアノード側が分布状に
接続している。このダイオードＤ１のカソード側
をなすn-型エピタキシヤル層１２はプラス側電
源電位Vddに接続されている。
る抵抗BRが直列に介在する。さらに、その抵抗
BRにはダイオードＤ１のアノード側が分布状に
接続している。このダイオードＤ１のカソード側
をなすn-型エピタキシヤル層１２はプラス側電
源電位Vddに接続されている。
また、領域ａ２では、p-型ウエル１８とn+型
拡散層３２によるダイオードＤ２のカソード側が
接続している。このダイオードＤ２のアノード側
となるp-型ウエル１８は接続電位あるいはマイ
ナス側電源電位に接続されている。
拡散層３２によるダイオードＤ２のカソード側が
接続している。このダイオードＤ２のアノード側
となるp-型ウエル１８は接続電位あるいはマイ
ナス側電源電位に接続されている。
以上により、領域ａ１，ａ２には、抵抗BR、
ダイオードＤ１，Ｄ２による一種の電圧クランプ
回路が構成されている。そして、このクランプ回
路が高圧静電気あるいはサージ電圧などの異常電
圧を吸収する入力保護回路をなしている。
ダイオードＤ１，Ｄ２による一種の電圧クランプ
回路が構成されている。そして、このクランプ回
路が高圧静電気あるいはサージ電圧などの異常電
圧を吸収する入力保護回路をなしている。
ところで、上述した入力保護回路が形成される
領域ａ１，ａ２は、その周囲にp+型分離層１６
が形成されている。この分離層１６はp-型基板
１０に達することにより接地電位あるいはマイナ
ス側電位に固定されている。従つて、領域ａ１，
ａ２が例えば高いサージ電圧を吸収することによ
り該領域ａ１，ａ２の全体の電位が過渡的に上昇
しても、その電位の上昇は上記p+型分離層１６
にて吸収・遮蔽され、この結果、周辺の論理回路
に悪影響が及ぶのが確実に防止される。この実施
例では、入力バツフア回路としての上記Ｃ−
MOS論理回路が入力保護回路に近接しているが、
その入力保護回路が形成されている領域ａ１，ａ
２とＣ−MOS論理回路が形成されている領域ａ
３との間には上記p+型分離層１６が介在してい
る。しかも、入力保護回路が形成される領域ａ
１，ａ２はいずれもp+型分離層１６で各々独立
に囲まれ、入力端子パツドPin側の前段の入力保
護回路が形成される領域ａ１とＣ−MOS論理回
路が形成される領域ａ３との間にＣ−MOS論理
回路側の後段の入力保護回路が形成される領域ａ
２が配置される。これにより、そのＣ−MOS論
理回路にサイリスタが寄生していても、この寄生
サイリスタをトリガーするような異常電位が領域
ａ３内に侵入することは確実に阻止される。この
結果、寄生サイリスタのトリガーによるラツチア
ツプの発生が確実に防止される。
領域ａ１，ａ２は、その周囲にp+型分離層１６
が形成されている。この分離層１６はp-型基板
１０に達することにより接地電位あるいはマイナ
ス側電位に固定されている。従つて、領域ａ１，
ａ２が例えば高いサージ電圧を吸収することによ
り該領域ａ１，ａ２の全体の電位が過渡的に上昇
しても、その電位の上昇は上記p+型分離層１６
にて吸収・遮蔽され、この結果、周辺の論理回路
に悪影響が及ぶのが確実に防止される。この実施
例では、入力バツフア回路としての上記Ｃ−
MOS論理回路が入力保護回路に近接しているが、
その入力保護回路が形成されている領域ａ１，ａ
２とＣ−MOS論理回路が形成されている領域ａ
３との間には上記p+型分離層１６が介在してい
る。しかも、入力保護回路が形成される領域ａ
１，ａ２はいずれもp+型分離層１６で各々独立
に囲まれ、入力端子パツドPin側の前段の入力保
護回路が形成される領域ａ１とＣ−MOS論理回
路が形成される領域ａ３との間にＣ−MOS論理
回路側の後段の入力保護回路が形成される領域ａ
２が配置される。これにより、そのＣ−MOS論
理回路にサイリスタが寄生していても、この寄生
サイリスタをトリガーするような異常電位が領域
ａ３内に侵入することは確実に阻止される。この
結果、寄生サイリスタのトリガーによるラツチア
ツプの発生が確実に防止される。
なお、上記p+型分離層１６は、入力保護回路
が形成される領域ａ１，ａ２を完全に囲繞するも
のでなくてもよく、入力保護回路の全体あるいは
その一部の素子を部分的に囲むもの、またはこれ
らが形成される領域ａ１，ａ２と上記Ｃ−MOS
論理回路が形成される領域ａ３の間に部分的に介
在するものであつても十分である。また、領域
a1，a2の基板とエピタキシヤル層との間にn+埋込
層１４′，１４″が形成されているため、ｐウエル
（あるいはベース）、エピタキシヤル層、基板で構
成される寄生トランジスタ（サブストレート
PNPトランジスタ）の電流増幅率を下げること
ができる。それゆえ雑音源となる寄生トランジス
タの動作を防止することができ、さらに周辺の論
理回路に悪影響が及ぶのを確実に防止するという
効果が得られる。
が形成される領域ａ１，ａ２を完全に囲繞するも
のでなくてもよく、入力保護回路の全体あるいは
その一部の素子を部分的に囲むもの、またはこれ
らが形成される領域ａ１，ａ２と上記Ｃ−MOS
論理回路が形成される領域ａ３の間に部分的に介
在するものであつても十分である。また、領域
a1，a2の基板とエピタキシヤル層との間にn+埋込
層１４′，１４″が形成されているため、ｐウエル
（あるいはベース）、エピタキシヤル層、基板で構
成される寄生トランジスタ（サブストレート
PNPトランジスタ）の電流増幅率を下げること
ができる。それゆえ雑音源となる寄生トランジス
タの動作を防止することができ、さらに周辺の論
理回路に悪影響が及ぶのを確実に防止するという
効果が得られる。
さらに、上記p+型分離層１６は、半導体集積
回路装置が、いわゆるBi−Ｃ−MOS型のもので
あれば、特別な工程を別に行なわずとも、バイポ
ーラトランジスタを形成する工程たとえば、分離
層拡散工程、ベース拡散工程によつて同時に形成
することができる。これにより、工程を増すこと
なく、ラツチアツプなどの異常動作を確実に防止
するための構成を簡単に得ることができる。
回路装置が、いわゆるBi−Ｃ−MOS型のもので
あれば、特別な工程を別に行なわずとも、バイポ
ーラトランジスタを形成する工程たとえば、分離
層拡散工程、ベース拡散工程によつて同時に形成
することができる。これにより、工程を増すこと
なく、ラツチアツプなどの異常動作を確実に防止
するための構成を簡単に得ることができる。
同様に、上記入力保護回路も、Ｃ−MOS論理
回路の形成工程とバイポーラトランジスタの形成
工程をそのまま利用して簡単に形成することがで
きる。
回路の形成工程とバイポーラトランジスタの形成
工程をそのまま利用して簡単に形成することがで
きる。
(1) 入力あるいは出力の保護回路が形成される領
域と周辺回路が形成される領域との間に分離層
を介在させることにより、その保護回路から発
生する異常電位が周辺回路に悪影響を及ぼさな
くなり、これによりラツチアツプなどの異常動
作を確実に防止することができるという効果が
得られる。また、保護回路が形成される領域が
入力あるいは出力端子パツド側の前段の保護回
路と論理回路側の後段の保護回路とに分けら
れ、夫々の保護回路を分離層で囲むとともに、
前段の保護回路と論理回路との間に後段の保護
回路を配置することにより、異常電位の発生源
となりやすい前段の保護回路と論理回路との間
を離すことができるので、よりラツチアツプな
どの異常動作を確実に防止することができると
いう効果が得られる。
域と周辺回路が形成される領域との間に分離層
を介在させることにより、その保護回路から発
生する異常電位が周辺回路に悪影響を及ぼさな
くなり、これによりラツチアツプなどの異常動
作を確実に防止することができるという効果が
得られる。また、保護回路が形成される領域が
入力あるいは出力端子パツド側の前段の保護回
路と論理回路側の後段の保護回路とに分けら
れ、夫々の保護回路を分離層で囲むとともに、
前段の保護回路と論理回路との間に後段の保護
回路を配置することにより、異常電位の発生源
となりやすい前段の保護回路と論理回路との間
を離すことができるので、よりラツチアツプな
どの異常動作を確実に防止することができると
いう効果が得られる。
(2) 領域a1，a2の基板とエピタキシヤル層との間
にn+埋込層１４′，１４″が形成されているた
め、寄生サブストレートPNPトランジスタが
動作せず周辺の論理回路に悪影響がおよぶのを
確実に防止できる。
にn+埋込層１４′，１４″が形成されているた
め、寄生サブストレートPNPトランジスタが
動作せず周辺の論理回路に悪影響がおよぶのを
確実に防止できる。
(3) MOS電界効果トランジスタとバイポーラト
ランジスタが一緒に形成される、いわゆるBi
−Ｃ−MOS型の半導体集積回路装置では、上
記保護回路および分離層をＣ−MOS論理回路
の形成工程およびバイポーラトランジスタの形
成工程をそのまま利用して形成することがで
き、これにより工程を増すことなくラツチアツ
プなどの防止に有効な手段を簡単に構成するこ
とができる。
ランジスタが一緒に形成される、いわゆるBi
−Ｃ−MOS型の半導体集積回路装置では、上
記保護回路および分離層をＣ−MOS論理回路
の形成工程およびバイポーラトランジスタの形
成工程をそのまま利用して形成することがで
き、これにより工程を増すことなくラツチアツ
プなどの防止に有効な手段を簡単に構成するこ
とができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものでなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記分離層は拡散層以外のものに
よつて形成したものであつてもよい。また、上記
入力保護回路の一部をなす抵抗BRは例えば多結
晶シリコンで構成することもできる。
もとづき具体的に説明したが、この発明は上記実
施例に限定されるものでなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記分離層は拡散層以外のものに
よつて形成したものであつてもよい。また、上記
入力保護回路の一部をなす抵抗BRは例えば多結
晶シリコンで構成することもできる。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるBi
−Ｃ−MOS型論理用半導体集積回路装置の入力
保護回路形成技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、
アナログ回路を有する半導体集積回路装置におけ
る誤動作防止技術などにも適用できる。少なくと
も周辺に保護回路を有し、かつこの保護回路から
動作の悪影響を受ける回路を有するという条件の
ものには適用できる。
れた発明をその背景となつた利用分野であるBi
−Ｃ−MOS型論理用半導体集積回路装置の入力
保護回路形成技術に適用した場合について説明し
たが、それに限定されるものではなく、例えば、
アナログ回路を有する半導体集積回路装置におけ
る誤動作防止技術などにも適用できる。少なくと
も周辺に保護回路を有し、かつこの保護回路から
動作の悪影響を受ける回路を有するという条件の
ものには適用できる。
第１図はこの発明に係る半導体集積回路装置の
形成に使用されるために予備加工された半導体基
体の一部を示す断面図、第２図は第１図の半導体
基体に分離層およびウエルを形成した状態を示す
断面図、第３図は第２図の半導体基体にロコスを
形成した状態を示す断面図、第４図は第３図の半
導体基体にベース領域をなす拡散層を形成した状
態を示す断面図、第５図は第４図の半導体基体に
ゲート酸化膜およびゲート電極を形成した状態を
示す断面図、第６図は第５図の半導体基体にｐチ
ヤンネルMOS電界効果トランジスタのドレイン
領域およびソース領域をなす拡散層を形成した状
態を示す断面図、第７図は第６図の半導体基体に
ｎチヤンネルMOS電界効果トランジスタのドレ
イン領域およびソース領域とバイポーラトランジ
スタのエミツタ領域をなす拡散層をそれぞれ形成
した状態を示す断面図、第８図は半導体基体表面
に形成されたPSG絶縁膜にコンタクト部を開窓
した状態を示す断面図、第９図はアルミニウムに
よる電極取出しおよび配線を行なつた状態を示す
断面図、第１０図は第９図に示す部分の平面レイ
アウト状態の一例を示す図、第１１図は第９図に
示す部分の回路図である。 １０……p-型半導体基体、１２……n-型エピ
タキシヤル層、１４，１４′，１４″……n+型埋
込層、１６……p+型分離層、１８……p-型ウエ
ル、２０……コレクタ接続用n+型拡散層、２１
……ナイトライド膜、２２……ロコス（部分酸化
膜）、２４……ｐ型拡散層、２６……ゲート酸化
膜、２８……：ゲート電極、３０……p+型拡散
層、３２……n+型拡散層、３４……PSG（リン・
シリケートガラス）絶縁膜、３６……アルミニウ
ム配線、ａ１，ａ２……保護回路形成領域、ａ３
……Ｃ−MOS論理回路形成領域、ａ４……バイ
ポーラトランジスタ形成領域、Qp……ｐチヤン
ネルMOS電界効果トランジスタ、Qn……ｎチヤ
ンネルMOS電界効果トランジスタ、Qb……npn
型バイポーラトランジスタ、Dp，Dn……ドレイ
ン、Gp，Gn……ゲート、Sp，Sn……ソース、Ｄ
１，Ｄ２……保護回路を構成する素子（ダイオー
ド）、BR……保護回路を構成する素子（抵抗）、
Ｂ……ベース、Ｃ……コレクタ、Ｅ……エミツ
タ。
形成に使用されるために予備加工された半導体基
体の一部を示す断面図、第２図は第１図の半導体
基体に分離層およびウエルを形成した状態を示す
断面図、第３図は第２図の半導体基体にロコスを
形成した状態を示す断面図、第４図は第３図の半
導体基体にベース領域をなす拡散層を形成した状
態を示す断面図、第５図は第４図の半導体基体に
ゲート酸化膜およびゲート電極を形成した状態を
示す断面図、第６図は第５図の半導体基体にｐチ
ヤンネルMOS電界効果トランジスタのドレイン
領域およびソース領域をなす拡散層を形成した状
態を示す断面図、第７図は第６図の半導体基体に
ｎチヤンネルMOS電界効果トランジスタのドレ
イン領域およびソース領域とバイポーラトランジ
スタのエミツタ領域をなす拡散層をそれぞれ形成
した状態を示す断面図、第８図は半導体基体表面
に形成されたPSG絶縁膜にコンタクト部を開窓
した状態を示す断面図、第９図はアルミニウムに
よる電極取出しおよび配線を行なつた状態を示す
断面図、第１０図は第９図に示す部分の平面レイ
アウト状態の一例を示す図、第１１図は第９図に
示す部分の回路図である。 １０……p-型半導体基体、１２……n-型エピ
タキシヤル層、１４，１４′，１４″……n+型埋
込層、１６……p+型分離層、１８……p-型ウエ
ル、２０……コレクタ接続用n+型拡散層、２１
……ナイトライド膜、２２……ロコス（部分酸化
膜）、２４……ｐ型拡散層、２６……ゲート酸化
膜、２８……：ゲート電極、３０……p+型拡散
層、３２……n+型拡散層、３４……PSG（リン・
シリケートガラス）絶縁膜、３６……アルミニウ
ム配線、ａ１，ａ２……保護回路形成領域、ａ３
……Ｃ−MOS論理回路形成領域、ａ４……バイ
ポーラトランジスタ形成領域、Qp……ｐチヤン
ネルMOS電界効果トランジスタ、Qn……ｎチヤ
ンネルMOS電界効果トランジスタ、Qb……npn
型バイポーラトランジスタ、Dp，Dn……ドレイ
ン、Gp，Gn……ゲート、Sp，Sn……ソース、Ｄ
１，Ｄ２……保護回路を構成する素子（ダイオー
ド）、BR……保護回路を構成する素子（抵抗）、
Ｂ……ベース、Ｃ……コレクタ、Ｅ……エミツ
タ。
Claims (1)
- １ 入力あるいは出力端子パツドに保護回路を介
在してＣ−MOS論理回路が接続される半導体集
積回路装置において、第１導電型半導体基板の主
面上に形成された第２導電型エピタキシヤル層の
主面の第１領域に前記Ｃ−MOS論理回路が配置
され、前記エピタキシヤル層の主面の第１領域と
異なる第２領域に、前記入力あるいは出力端子パ
ツド側の前段に配置され、前記エピタキシヤル層
の主面から半導体基板の主面まで達する第１導電
型第１分離領域により囲まれてなる第１導電型第
１半導体領域を有する第１保護素子が配置される
とともに、この第２領域の半導体基板とエピタキ
シヤル層との間に第２導電型で、かつ前記エピタ
キシヤル層に比べて高い不純物濃度を有する第１
埋込層が配置され、前記エピタキシヤル層の主面
の第１領域、第２領域のいずれとも異なりかつ第
１領域と第２領域との間の第３領域に、前記Ｃ−
MOS論理回路側の後段に配置され、前記エピタ
キシヤル層の主面から半導体基板の主面まで達す
る第１導電型第２分離領域により囲まれてなる第
１導電型第２半導体領域を有する第２保護素子が
配置されるとともに、この第３領域の半導体基板
とエピタキシヤル層との間に第２導電型で形成さ
れかつ前記エピタキシヤル層に比べて高い不純物
濃度を有する第２埋込層が配置されたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166624A JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166624A JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058657A JPS6058657A (ja) | 1985-04-04 |
| JPH0478018B2 true JPH0478018B2 (ja) | 1992-12-10 |
Family
ID=15834739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166624A Granted JPS6058657A (ja) | 1983-09-12 | 1983-09-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058657A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165354A (ja) * | 1986-01-16 | 1987-07-21 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0770687B2 (ja) * | 1986-04-24 | 1995-07-31 | 松下電子工業株式会社 | 半導体集積回路 |
| US4980746A (en) * | 1988-04-29 | 1990-12-25 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| JP3161508B2 (ja) * | 1996-07-25 | 2001-04-25 | 日本電気株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS55146944A (en) * | 1979-02-15 | 1980-11-15 | Texas Instruments Inc | Method of fabricating monolithic integrated microelectronic semiconductor circuit |
| JPS5612766A (en) * | 1979-07-11 | 1981-02-07 | Toshiba Corp | Input protective device for complementary insulation gate field-effect transistor |
-
1983
- 1983-09-12 JP JP58166624A patent/JPS6058657A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422277A (en) * | 1977-07-18 | 1979-02-20 | Shinya Minemura | Making of ornamental material from flowers or leaves |
| JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
| JPS55146944A (en) * | 1979-02-15 | 1980-11-15 | Texas Instruments Inc | Method of fabricating monolithic integrated microelectronic semiconductor circuit |
| JPS5612766A (en) * | 1979-07-11 | 1981-02-07 | Toshiba Corp | Input protective device for complementary insulation gate field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6058657A (ja) | 1985-04-04 |
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