JPS62165354A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62165354A JPS62165354A JP61004911A JP491186A JPS62165354A JP S62165354 A JPS62165354 A JP S62165354A JP 61004911 A JP61004911 A JP 61004911A JP 491186 A JP491186 A JP 491186A JP S62165354 A JPS62165354 A JP S62165354A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路技術さらには半導体装置に
おけるラッチアップ防止に適用して特に有効な技術に関
し、例えば同一半導体基板上にバイポーラトランジスタ
又はダイオードと相補型ＭＯＳトランジスタが形成され
てなる半導体集積回路におけるラッチアップ防止に利用
して有効な技術に関する。
おけるラッチアップ防止に適用して特に有効な技術に関
し、例えば同一半導体基板上にバイポーラトランジスタ
又はダイオードと相補型ＭＯＳトランジスタが形成され
てなる半導体集積回路におけるラッチアップ防止に利用
して有効な技術に関する。
［従来の技術］
従来、バイポーラ型半導体集積回路における入力保護回
路として、例えば第５図に示すような回路がある（例え
ば特開昭５７−５６９６０号）。
路として、例えば第５図に示すような回路がある（例え
ば特開昭５７−５６９６０号）。
この回路は、入力端子１に規定入力電圧以上の高い電圧
が印加された場合、ダイオードｄ、がオンされて電源電
圧Ｖ ｃ ｃに向かって電流が流される。
が印加された場合、ダイオードｄ、がオンされて電源電
圧Ｖ ｃ ｃに向かって電流が流される。
また入力端子１に規定入力電圧以下の低い電圧が印加さ
れた場合、ダイオードｄ２がオンされて電源電圧ＶＥＨ
に向かって電流が流される。これによって、内部の素子
が破壊されるのを防什している。
れた場合、ダイオードｄ２がオンされて電源電圧ＶＥＨ
に向かって電流が流される。これによって、内部の素子
が破壊されるのを防什している。
また、Ｒｊ−０Ｍ０８回路からなるＥＣＴ、型ＩくＡＭ
のような半導体集積回路では、例えば、第６図に示すよ
うなＥＣＬ（エミッタ・カップルド・ロジック）型入カ
バソファＴ ＢＦが使用されている（特願昭５９−１９
９５８０号）。
のような半導体集積回路では、例えば、第６図に示すよ
うなＥＣＬ（エミッタ・カップルド・ロジック）型入カ
バソファＴ ＢＦが使用されている（特願昭５９−１９
９５８０号）。
［発明が解決しようとする問題点コ
半導体狽積回路装置において第５図に示すような入力保
護回路を形成する場合、ダイオ−ｌ＜ （＋ 、 。
護回路を形成する場合、ダイオ−ｌ＜ （＋ 、 。
ｄ２は各々半導体基板の主面」二に形成された拡散層か
らなるＰＮ接合により構成される。その場合、ダイオー
ドｄ、、ｄ２の近傍にＮＰＮもしくはＰＮＰ型の寄生１
−ランジスタが形成されてしまう。そして、人力保護回
路を構成する］−記ダイオー１−ｄ□＋ ｄ２に電流が
流れたとき、この寄生トランジスタが導通して基板に向
かって電流が流れる。しかるに、近年同一半導体基板」
ユにバイポーラトランジスタと相補型ＭＯＳトランジス
タが形成されてなるいわゆるＢ ｉ −ＣＭ ＯＳ回路
が提案されているが、このＢｊ−０Ｍ０８回路において
一１記人力保護回路を適用すると、入力保護回路の近傍
に配置されている０Ｍ０８回路が、上記基板電流によっ
てランチアップを起こずおそれがある。
らなるＰＮ接合により構成される。その場合、ダイオー
ドｄ、、ｄ２の近傍にＮＰＮもしくはＰＮＰ型の寄生１
−ランジスタが形成されてしまう。そして、人力保護回
路を構成する］−記ダイオー１−ｄ□＋ ｄ２に電流が
流れたとき、この寄生トランジスタが導通して基板に向
かって電流が流れる。しかるに、近年同一半導体基板」
ユにバイポーラトランジスタと相補型ＭＯＳトランジス
タが形成されてなるいわゆるＢ ｉ −ＣＭ ＯＳ回路
が提案されているが、このＢｊ−０Ｍ０８回路において
一１記人力保護回路を適用すると、入力保護回路の近傍
に配置されている０Ｍ０８回路が、上記基板電流によっ
てランチアップを起こずおそれがある。
また、第６図のようなＥ ＣＬ型回路においては、入力
電圧Ｖｉｎが−１−かったり、ベース・エミッタ間電圧
ＶＢＥやダイオードｄ。のｖｔｈが低くなると、差動１
−ランジスタＱ１のベース電位が一■二がる。また、電
源ラインの抵抗成分により電源電圧Ｖｃｃが下がること
もある。そのような原因で、Ｅ ＣＬｌ路を構成する差
動トランジスタＱ、は、他の素子に比べて比較的飽和状
態になり易い。
電圧Ｖｉｎが−１−かったり、ベース・エミッタ間電圧
ＶＢＥやダイオードｄ。のｖｔｈが低くなると、差動１
−ランジスタＱ１のベース電位が一■二がる。また、電
源ラインの抵抗成分により電源電圧Ｖｃｃが下がること
もある。そのような原因で、Ｅ ＣＬｌ路を構成する差
動トランジスタＱ、は、他の素子に比べて比較的飽和状
態になり易い。
しかして、トランジスタが飽和すると、■〕型ベース領
域とＮ型埋込層およびＰ型半導体基板間の寄生トランジ
スタがオンされて基板に向かって電流が流れ易くなる。
域とＮ型埋込層およびＰ型半導体基板間の寄生トランジ
スタがオンされて基板に向かって電流が流れ易くなる。
このような基板電流によっても、内部の０Ｍ０８回路で
ラッチアップを生じるおそれがあることが本発明者らに
よって明らかにされた。
ラッチアップを生じるおそれがあることが本発明者らに
よって明らかにされた。
この発明の目的は、いわゆるＲ１−ＣＭＯＳ回路からな
る半導体集積回路におけるラッチアンプを防止し、回路
の信頼性を向」−させることにある。
る半導体集積回路におけるラッチアンプを防止し、回路
の信頼性を向」−させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
製説明すれば、下記のとおりである。
製説明すれば、下記のとおりである。
すなわち、いわゆるＢ ｉ −０Ｍ０８回路からなる半
導体集積回路において、入力保護素子やＥＣ丁、型入カ
バソファ回路を構成する１〜ランジスタのような基板電
流を流すおそれのある素子の周辺に、基板引上げ「１と
同じ構造のガード用半導体領域を設ける。
導体集積回路において、入力保護素子やＥＣ丁、型入カ
バソファ回路を構成する１〜ランジスタのような基板電
流を流すおそれのある素子の周辺に、基板引上げ「１と
同じ構造のガード用半導体領域を設ける。
［作用コ
上記した手段によって、基板電流が流れてもそれを直ち
に基板表面の電源ラインに引き上げて、基板の局部的な
電位上昇を抑える。これによって、４一 基板電流による０Ｍ０８回路での寄生サイリスタのラッ
チアップを防止し、回路の信頼性を向−１−させるとい
う−１ユ記目的を達成するものである。
に基板表面の電源ラインに引き上げて、基板の局部的な
電位上昇を抑える。これによって、４一 基板電流による０Ｍ０８回路での寄生サイリスタのラッ
チアップを防止し、回路の信頼性を向−１−させるとい
う−１ユ記目的を達成するものである。
［実施例１］
第１図には、本発明を、Ｂｉ−ＣＭＯ８型半導体集積回
路装置における入力保護回路に適用した場合の一実施例
を示す。ただし、入力保護回路の構成そのものは、第５
図のものと同一である。
路装置における入力保護回路に適用した場合の一実施例
を示す。ただし、入力保護回路の構成そのものは、第５
図のものと同一である。
同図において、符号Ｄ１で示されている部分は、第５図
における高電位側に入力保護用ダイオードｄ、の形成領
域で、符号Ｄ２で示されている部分は低電位側の入力保
護用ダイオードｄ２の形成領域である。
における高電位側に入力保護用ダイオードｄ、の形成領
域で、符号Ｄ２で示されている部分は低電位側の入力保
護用ダイオードｄ２の形成領域である。
この実施例では、」−記ダイオード形成領域Ｄ１とＤ２
の周囲に、回路の中で最も低い電位（この場合Ｖ Ｅ
Ｅ ）を与える基板引上げ口と同一構造のガード領域２
が設けられている。そして、このガード領域２の表面の
一部に、電源電圧ライン（ＶＥＥ）に接続された電極３
が設けられている。
の周囲に、回路の中で最も低い電位（この場合Ｖ Ｅ
Ｅ ）を与える基板引上げ口と同一構造のガード領域２
が設けられている。そして、このガード領域２の表面の
一部に、電源電圧ライン（ＶＥＥ）に接続された電極３
が設けられている。
第２図には、第１図における■−■線に沿った断面が示
されている。
されている。
Ｐ型車結晶シリコン基板のような半導体基板１１の入力
保護用ダイオードｄ、、ｄ２の形成領域［〕１゜Ｄ２に
対応した位置には、不純物拡散によってＮ１型埋込層１
２が形成されている。Ｎ′型埋込層１２以外の部分には
同じく拡散層からなるＰ型アイソレーション領域１３が
設けられている。これらのＮ＋型埋込層１２およびＰ型
アイソレーシゴン領域１３の」二には気相成長法により
エピタキシャル層が形成され、このエピタキシャル層に
対して選択的にＮ型不純物を導入することにより、」−
記Ｎ４型埋込層１２の上にＮ型ウェル領域】４が形成さ
れている。また、上記Ｐ型アイソレーション領域１３の
上方にはそれぞれＰ型ウェル領域１５が形成されている
。ただし、半導体基板表面の素子形成領域以外の部分に
は選択的に厚い分離用酸化シリコン膜１６が形成されて
おり、」二記Ｐ型アイソレーション領域１３の上方であ
って、この分離用酸化シリコン膜１６の下方には、」二
記Ｎ４型埋込層１２間の導通を防ＩトするためのＰ型半
導体領域１７が形成されている。
保護用ダイオードｄ、、ｄ２の形成領域［〕１゜Ｄ２に
対応した位置には、不純物拡散によってＮ１型埋込層１
２が形成されている。Ｎ′型埋込層１２以外の部分には
同じく拡散層からなるＰ型アイソレーション領域１３が
設けられている。これらのＮ＋型埋込層１２およびＰ型
アイソレーシゴン領域１３の」二には気相成長法により
エピタキシャル層が形成され、このエピタキシャル層に
対して選択的にＮ型不純物を導入することにより、」−
記Ｎ４型埋込層１２の上にＮ型ウェル領域】４が形成さ
れている。また、上記Ｐ型アイソレーション領域１３の
上方にはそれぞれＰ型ウェル領域１５が形成されている
。ただし、半導体基板表面の素子形成領域以外の部分に
は選択的に厚い分離用酸化シリコン膜１６が形成されて
おり、」二記Ｐ型アイソレーション領域１３の上方であ
って、この分離用酸化シリコン膜１６の下方には、」二
記Ｎ４型埋込層１２間の導通を防ＩトするためのＰ型半
導体領域１７が形成されている。
そして、上記ダイオード形成領域Ｄ１に対応するＮ型ウ
ェル領域１４の表面には、例えば図示しないバイポーラ
トランジスタのベース領域となるＰ＋型半導体領域と同
時に形成されたＰ＋型半導体領域１８が設けられている
。一方、上記ダイオード形成領域Ｄ２に対応するＮ型ウ
ェル領域１４の表面には、ＣＭＯＳトランジスタ形成領
域Ｃ−ＭＯＳの基板表面のソース、ドレイ領域としての
Ｐ＋型拡散層１９と同時に形成されたＰ＋型半導体領域
１９が設けられている。また、ダイオード形成領域Ｄｌ
、Ｄ２のＮ型ウェル領域１４の一部には、図示しないバ
イポーラトランジスタのコレクタ引上げ口と同時に形成
されたＮ＋型半導体領域２０ａ、２０ｂが、設けられて
いる。
ェル領域１４の表面には、例えば図示しないバイポーラ
トランジスタのベース領域となるＰ＋型半導体領域と同
時に形成されたＰ＋型半導体領域１８が設けられている
。一方、上記ダイオード形成領域Ｄ２に対応するＮ型ウ
ェル領域１４の表面には、ＣＭＯＳトランジスタ形成領
域Ｃ−ＭＯＳの基板表面のソース、ドレイ領域としての
Ｐ＋型拡散層１９と同時に形成されたＰ＋型半導体領域
１９が設けられている。また、ダイオード形成領域Ｄｌ
、Ｄ２のＮ型ウェル領域１４の一部には、図示しないバ
イポーラトランジスタのコレクタ引上げ口と同時に形成
されたＮ＋型半導体領域２０ａ、２０ｂが、設けられて
いる。
そして、ダイオード形成領域ＤＩのＰ＋型半導体領域１
８に入力端子１（Ｖｉｎ）が、またＮ＋型半導体領域２
０ａに電源電圧端子Ｖ ｃ ｃが接続されるようになっ
ている。これによって、半導体１８と２０ａ間に入力保
護用ダイオードｄ□が構成される。
８に入力端子１（Ｖｉｎ）が、またＮ＋型半導体領域２
０ａに電源電圧端子Ｖ ｃ ｃが接続されるようになっ
ている。これによって、半導体１８と２０ａ間に入力保
護用ダイオードｄ□が構成される。
一方、ダイオード形成領域Ｄ２のＰ＋型半導体領域１９
に電源電圧端子ＶＥＥが、また、Ｎｌ型半導体領域２０
ｂに入力端子１（Ｖｉｎ）が接続されるようになってい
る。これによって、半導体領域１９と２０ｂとの間に入
力保護用ダイオードｄ２が構成される。
に電源電圧端子ＶＥＥが、また、Ｎｌ型半導体領域２０
ｂに入力端子１（Ｖｉｎ）が接続されるようになってい
る。これによって、半導体領域１９と２０ｂとの間に入
力保護用ダイオードｄ２が構成される。
そして、この実施例では、上記ダイオード形成領域Ｄｉ
、Ｄ２の周辺に、基板に電位を与える基板引上げ口と同
じ構造のガード領域２が設けられている。すなわち、こ
のガード領域２は、単導体基板１１に接するＰ型アイソ
レーション領域１３と、０ＭＯ８１〜ランジスタ形成領
域Ｃ−ＭＯＳのＰ型ウェル領域１５と同時に形成された
Ｐ型半導体領域１５と、Ｐチャンネル形ＭＯＳトランジ
スタのソース、ドレイン領域たるＰ＋型拡散層１９と同
時に形成されたＰ＋型半導体領域１９が、積層されたよ
うな構造になっている。また、この半導体領域１９の表
面には電極２１が形成され、電源電圧Ｖ Ｅ Ｅが印加
されている。
、Ｄ２の周辺に、基板に電位を与える基板引上げ口と同
じ構造のガード領域２が設けられている。すなわち、こ
のガード領域２は、単導体基板１１に接するＰ型アイソ
レーション領域１３と、０ＭＯ８１〜ランジスタ形成領
域Ｃ−ＭＯＳのＰ型ウェル領域１５と同時に形成された
Ｐ型半導体領域１５と、Ｐチャンネル形ＭＯＳトランジ
スタのソース、ドレイン領域たるＰ＋型拡散層１９と同
時に形成されたＰ＋型半導体領域１９が、積層されたよ
うな構造になっている。また、この半導体領域１９の表
面には電極２１が形成され、電源電圧Ｖ Ｅ Ｅが印加
されている。
上記実施側においては、入力保護用ダイオード形成領域
Ｄｉ、Ｄ２の周辺にガード領域２が設けられている。そ
のため、入力端子１（Ｖｉｎ）に規定よりも高い電圧も
しくは低い電圧が印加され、入力保護用ダイオードｄ□
またはｄ２が導通されたとき、第２図に破線で示すよう
な寄生トランジスタがオンされて基板１１に向かって電
流が流れても、その基板電流は近傍にあるガード領域２
を通って基板表面の電源電圧ライン（ＶＥＥ）に向かっ
て流されるようになる。
Ｄｉ、Ｄ２の周辺にガード領域２が設けられている。そ
のため、入力端子１（Ｖｉｎ）に規定よりも高い電圧も
しくは低い電圧が印加され、入力保護用ダイオードｄ□
またはｄ２が導通されたとき、第２図に破線で示すよう
な寄生トランジスタがオンされて基板１１に向かって電
流が流れても、その基板電流は近傍にあるガード領域２
を通って基板表面の電源電圧ライン（ＶＥＥ）に向かっ
て流されるようになる。
その結果、入力保護回路で発生した基板電流が、ＣＭＯ
Ｓトランジスタ形成領域Ｃ−ＭＯＳの方へ流れにくくな
って、基板抵抗ｒｓに起因する基板電位の局部的な電位
上昇が抑えられる。これによって、ＣＭＯＳトランジス
タ回路部に存在する寄生サイリスタがトリガされて発生
するラッチアップ現象が防止されるようになる。
Ｓトランジスタ形成領域Ｃ−ＭＯＳの方へ流れにくくな
って、基板抵抗ｒｓに起因する基板電位の局部的な電位
上昇が抑えられる。これによって、ＣＭＯＳトランジス
タ回路部に存在する寄生サイリスタがトリガされて発生
するラッチアップ現象が防止されるようになる。
なお、第１図における■−■線に沿った断面図を正確に
示すと、第２図においてダイオード形成領域Ｄ１とＤ２
との間にも、ガード領域２が設けられることになるが、
図面が複雑になるので、同図に示す実施例では、ダイオ
ード形成領域Ｄ ｉ 。
示すと、第２図においてダイオード形成領域Ｄ１とＤ２
との間にも、ガード領域２が設けられることになるが、
図面が複雑になるので、同図に示す実施例では、ダイオ
ード形成領域Ｄ ｉ 。
Ｄ２間のガード領域を省略して示しである。
［実施例２］
第３図および第４図に本発明の第２の実施例を示す。
この実施例は、比較的飽和し易いＥ ＣＴ、回路の差動
トランジスタＱ１の周囲を囲繞し、かつ入力バッファＩ
ＢＦとレベル変換回路Ｌｖを構成するＣＭＯ８回路形成
部Ｃ−ＭＯＳとを分離するように、基板用」二げ口と同
じ構造のガード領域２が設けられている。
トランジスタＱ１の周囲を囲繞し、かつ入力バッファＩ
ＢＦとレベル変換回路Ｌｖを構成するＣＭＯ８回路形成
部Ｃ−ＭＯＳとを分離するように、基板用」二げ口と同
じ構造のガード領域２が設けられている。
なお、第３図において、符号Ｄｏで示されているのはダ
イオードｄ、の形成領域、ＣＣで示されているのは、入
力トランジスタＱ０およびダイオードｄ。とともにエミ
ッタフォロワ型レベルシフト回路を構成する定電流源（
もしくは単に抵抗のみでよい）の形成領域である。また
、Ｒ］、、Ｒ２で示されているのは、Ｅ ＣＬ回路を構
成する差動トランジスタＱ、、Ｑ、のコレクタ抵抗ｒｘ
ｒ ｒｚの形成領域である。
イオードｄ、の形成領域、ＣＣで示されているのは、入
力トランジスタＱ０およびダイオードｄ。とともにエミ
ッタフォロワ型レベルシフト回路を構成する定電流源（
もしくは単に抵抗のみでよい）の形成領域である。また
、Ｒ］、、Ｒ２で示されているのは、Ｅ ＣＬ回路を構
成する差動トランジスタＱ、、Ｑ、のコレクタ抵抗ｒｘ
ｒ ｒｚの形成領域である。
第４図には、第３図におけるｒＶ−ｒＶ線に沿った断面
図を示す。トランジスタＱ１は、Ｎ＋型埋込層１２の上
に形成されたＮ型ウェル領域１４上に形成されている。
図を示す。トランジスタＱ１は、Ｎ＋型埋込層１２の上
に形成されたＮ型ウェル領域１４上に形成されている。
同図において、１８がトランジスタＱ□のベース領域、
２０ｃがコレクタ引上げ口、２１がエミッタ領域となる
Ｎ型半導体領域である。そして、トランジスタロ工の周
囲に、Ｐ型半導体領域１３，１５．１９が積層された構
造のガード領域２が形成されている。なお、２２はエミ
ッタ領域たるＮ＋型半導体領域である。
２０ｃがコレクタ引上げ口、２１がエミッタ領域となる
Ｎ型半導体領域である。そして、トランジスタロ工の周
囲に、Ｐ型半導体領域１３，１５．１９が積層された構
造のガード領域２が形成されている。なお、２２はエミ
ッタ領域たるＮ＋型半導体領域である。
従って、この実施例では、トランジスタＱ１が飽和する
ことにより、第４図に破線で示すような寄生トランジス
タがオンされ、基板に向かって電流が流れても、その基
板電流は、ガード領域２を通して基板表面の電源電圧ラ
イン（ＶＥＥ）に流され、０Ｍ０８回路の側に流れにく
くなる。その結果、ＣＭＯ８回路内の寄生サイリスタの
ラッチアップが防止される。
ことにより、第４図に破線で示すような寄生トランジス
タがオンされ、基板に向かって電流が流れても、その基
板電流は、ガード領域２を通して基板表面の電源電圧ラ
イン（ＶＥＥ）に流され、０Ｍ０８回路の側に流れにく
くなる。その結果、ＣＭＯ８回路内の寄生サイリスタの
ラッチアップが防止される。
Ｂｉ−０Ｍ０８回路からなる半導体集積回路において、
入力保護素子やＥＣＬ型人型入ッファ回路を構成するト
ランジスタのような基板電流を流すおそれのある素子の
周辺に、基板引上げ領域と同じ構成のガード用半導体領
域を設けるようにしたので、基板電流が流れてもそれが
直ちに基板表面の電源ラインに引き」二げられて、基板
の局部的な電位−に昇が抑えられるという作用により、
基板電流による寄生サイリスタのラッチアップが防止さ
れ、回路の信頼性が向上されるという効果がある。
入力保護素子やＥＣＬ型人型入ッファ回路を構成するト
ランジスタのような基板電流を流すおそれのある素子の
周辺に、基板引上げ領域と同じ構成のガード用半導体領
域を設けるようにしたので、基板電流が流れてもそれが
直ちに基板表面の電源ラインに引き」二げられて、基板
の局部的な電位−に昇が抑えられるという作用により、
基板電流による寄生サイリスタのラッチアップが防止さ
れ、回路の信頼性が向上されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
基板電流を流すおそれのある素子として、入力保護用ダ
イオードと、Ｅ ＣＬ聖人カバッファを構成する差動ト
ランジスタを例にとって説明したが、それ以外に基板電
流を流すおそれのある素子に適用することができる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
基板電流を流すおそれのある素子として、入力保護用ダ
イオードと、Ｅ ＣＬ聖人カバッファを構成する差動ト
ランジスタを例にとって説明したが、それ以外に基板電
流を流すおそれのある素子に適用することができる。
例えば、第７図に示すバイポー５０ＭＯ８ロジンり（Ｂ
ＣＬ）ゲートにおいて、バイポーラトランジスタＱ、、
Ｑ、の飽和により」ユ記と同様の動作が生じる可能性が
ある。これを防止するため、本発明のガード用半導体領
域を、トランジスタＱ、及びＱ４のそれぞれを（実質的
に）囲むように設けることが有効である。又は、第７図
の４つのＭＯＳＦＥＴを一つのガード用半導体領域で囲
んで、トランジスタＱ３．Ｑ、から電気的に分離するよ
うにしてもよい。
ＣＬ）ゲートにおいて、バイポーラトランジスタＱ、、
Ｑ、の飽和により」ユ記と同様の動作が生じる可能性が
ある。これを防止するため、本発明のガード用半導体領
域を、トランジスタＱ、及びＱ４のそれぞれを（実質的
に）囲むように設けることが有効である。又は、第７図
の４つのＭＯＳＦＥＴを一つのガード用半導体領域で囲
んで、トランジスタＱ３．Ｑ、から電気的に分離するよ
うにしてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−０Ｍ０８回路
からなるＥＣＬ型ス型子タテイックＲＡＭ用したものに
ついて説明したが、この発明はそれに限定されず、Ｂｉ
−０Ｍ０８回路一般に利用することができる。
をその背景となった利用分野であるＢｉ−０Ｍ０８回路
からなるＥＣＬ型ス型子タテイックＲＡＭ用したものに
ついて説明したが、この発明はそれに限定されず、Ｂｉ
−０Ｍ０８回路一般に利用することができる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、バイポーラトラン
ジスタ等のバイポーラ素子と相補型ＭＯ８ＦＥＴを同一
基板上に形成した半導体装置の基板電流を吸収すること
によってＣＭＯ８回路のラッチアップを防止することが
できる。
て得られる効果を簡単に説明すれば、バイポーラトラン
ジスタ等のバイポーラ素子と相補型ＭＯ８ＦＥＴを同一
基板上に形成した半導体装置の基板電流を吸収すること
によってＣＭＯ８回路のラッチアップを防止することが
できる。
第１図は、本発明をＢ ｉ−ＣＭＯ８型半導体集積回路
における入力保護回路に適用した場合の一実施例を示す
平面説明図、 第２図（Ａ）は、第１図におけるＨ−Ｈ線に沿った断面
図、第２図（Ｂ）は、内部のＣＭＯ８回路部分の断面図
、 第３図は、本発明をＥ ＣＬ聖人カバッファ部に適用し
た場合の実施例を示す平面説明図。 第４図は、第３図におけるＩＶ−■線に沿った断面図、 第５図は、入力保護回路の一例を示す回路図、第６図は
、Ｂｉ−ＣＭＯ８集積回路のＥＣＬ型人型入ッファの構
成例を示す回路図、 第７図は、本発明のその他の実施例を示す回路図である
。 １・・・・入力端子、２・・・・ガード領域、１１・・
・・半導体基板、１２・・・・Ｎ＋型埋込層、１３・・
・・Ｐ型アイソレーション領域、１４・・・・Ｎ型ウェ
ル領域、１５・・・・Ｐ型ウェル領域、１６・・・・分
離用酸化シリコン膜、１８・・・・Ｐ＋型半導体領域（
ベース領域）、１９・・・・Ｐ＋型半導体領域（Ｐチャ
ンネル形ＭＯ８）−ランジスタのソース、ドレイン領域
）、２０ａ〜２０ｃ・・・・Ｎ＋形半導体領域（コレク
タ引上げ口）、２１・・・・電極。 特開昭６２−ＩＧ５３５４（６） 第 ３ 図 １７ｃｃ 第 ４ 図 第 ５ 図 第 ６ 図
における入力保護回路に適用した場合の一実施例を示す
平面説明図、 第２図（Ａ）は、第１図におけるＨ−Ｈ線に沿った断面
図、第２図（Ｂ）は、内部のＣＭＯ８回路部分の断面図
、 第３図は、本発明をＥ ＣＬ聖人カバッファ部に適用し
た場合の実施例を示す平面説明図。 第４図は、第３図におけるＩＶ−■線に沿った断面図、 第５図は、入力保護回路の一例を示す回路図、第６図は
、Ｂｉ−ＣＭＯ８集積回路のＥＣＬ型人型入ッファの構
成例を示す回路図、 第７図は、本発明のその他の実施例を示す回路図である
。 １・・・・入力端子、２・・・・ガード領域、１１・・
・・半導体基板、１２・・・・Ｎ＋型埋込層、１３・・
・・Ｐ型アイソレーション領域、１４・・・・Ｎ型ウェ
ル領域、１５・・・・Ｐ型ウェル領域、１６・・・・分
離用酸化シリコン膜、１８・・・・Ｐ＋型半導体領域（
ベース領域）、１９・・・・Ｐ＋型半導体領域（Ｐチャ
ンネル形ＭＯ８）−ランジスタのソース、ドレイン領域
）、２０ａ〜２０ｃ・・・・Ｎ＋形半導体領域（コレク
タ引上げ口）、２１・・・・電極。 特開昭６２−ＩＧ５３５４（６） 第 ３ 図 １７ｃｃ 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、同一半導体基板上にバイポーラトランジスタととも
に相補型ＭＯＳトランジスタが形成されてなる半導体集
積回路装置において、基板電流を流すおそれのある素子
の周辺に、基板電位を与えるための基板引上げ口と同一
構造の半導体領域を設け、この半導体領域の表面の一部
に基板電位を印加する電極を設けたことを特徴とする半
導体集積回路装置。 ２、上記基板電流を流すおそれのある素子としての入力
保護用素子の周辺に、上記基板引上げ口と同一構造の半
導体領域を設けてなることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 ３、上記基板電流を流すおそれのある素子として、エミ
ッタ・カップルド・ロジック型の入力回路の入力トラン
ジスタの周辺に、上記基板引上げ口と同一構造の半導体
領域を設けてなあることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004911A JPS62165354A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004911A JPS62165354A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165354A true JPS62165354A (ja) | 1987-07-21 |
Family
ID=11596819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004911A Pending JPS62165354A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970174A (en) * | 1987-09-15 | 1990-11-13 | Samsung Electronics Co., Ltd. | Method for making a BiCMOS semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058657A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-01-16 JP JP61004911A patent/JPS62165354A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058657A (ja) * | 1983-09-12 | 1985-04-04 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970174A (en) * | 1987-09-15 | 1990-11-13 | Samsung Electronics Co., Ltd. | Method for making a BiCMOS semiconductor device |
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