JPS5843560A - バイポ−ラ集積回路装置 - Google Patents
バイポ−ラ集積回路装置Info
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- JPS5843560A JPS5843560A JP14208281A JP14208281A JPS5843560A JP S5843560 A JPS5843560 A JP S5843560A JP 14208281 A JP14208281 A JP 14208281A JP 14208281 A JP14208281 A JP 14208281A JP S5843560 A JPS5843560 A JP S5843560A
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- region
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- epitaxial layer
- transistor
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 39
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 230000003321 amplification Effects 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 239000002184 metal Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、とくにバイポーラ集積
回路において、そのラッチアップを防止することを目的
とする。
回路において、そのラッチアップを防止することを目的
とする。
バイポーラ集積回路においては、電源からＧＮ−Ｄ（接
地点）に過大電流が流れる現象がある。この現象はラッ
チアップと呼ばれ、一旦電源を遮断しないかぎり回復せ
ず回路の誤動作や破壊の原因となる。一般のバイポーラ
ＮＰＮトランジスタの構成された半導体集積回路は第１
図に示すような構造であり、第１図はトランジスタＴｒ
１． Ｔｒ２の２回路要素部分を示す。ｐ基板１上にｎ
＋埋込み４を形成口、Ｐ”Ｏ離拡散領域３で囲まれたコ
レクタとなるエピタキシャル層２内に、ｐ型ベース拡散
領域６を形成し、このベース拡散領域６内にｎ工（ツタ
拡散領域８を形成している。又、コレクタ抵抗を下げる
ために、埋込み領域４に達するように、エピタキシャル
層２より十分高濃度の♂拡散領域６を形成し、金属配線
とのコンタクトを取るためにエミッタ拡散領域８と同時
にｎ＋領域９を形成している。１ｏは酸化膜、１１は金
属配線である。
地点）に過大電流が流れる現象がある。この現象はラッ
チアップと呼ばれ、一旦電源を遮断しないかぎり回復せ
ず回路の誤動作や破壊の原因となる。一般のバイポーラ
ＮＰＮトランジスタの構成された半導体集積回路は第１
図に示すような構造であり、第１図はトランジスタＴｒ
１． Ｔｒ２の２回路要素部分を示す。ｐ基板１上にｎ
＋埋込み４を形成口、Ｐ”Ｏ離拡散領域３で囲まれたコ
レクタとなるエピタキシャル層２内に、ｐ型ベース拡散
領域６を形成し、このベース拡散領域６内にｎ工（ツタ
拡散領域８を形成している。又、コレクタ抵抗を下げる
ために、埋込み領域４に達するように、エピタキシャル
層２より十分高濃度の♂拡散領域６を形成し、金属配線
とのコンタクトを取るためにエミッタ拡散領域８と同時
にｎ＋領域９を形成している。１ｏは酸化膜、１１は金
属配線である。
このようなバイポーラトランジスタの高速、低消費電力
化のために、拡散による横方向への広がりを抑える目的
でエピタキシャル層２の厚みを薄くシ、又、コレクタ・
基板間の容量を減らす目的で基板１の比抵抗を高くする
ことが行われる。こノタメ、ｐ型ベース拡散領域６をエ
ミッタトシ、エピタキシャル層２をベースとし、基板１
をコレクタとする寄生ＰＮＰトー ゛ は、その哀−ス幅が狭ぐなるので電流増幅率・４５大き
くなる。又１、基板１の抵抗成分１２．１５が大きくな
るため、前述の寄生ＰＮＰ ）ランジスタを介して基板
１へ流れる電流ｋｉる基板電位の浮き上がりが大きくな
る。また、第１図では寄生ＮＰＮト、ランジスタ１３も
形成される。Ｃ１，Ｂ１． ＥｌＴｒｌがスイッチング
に用いられる場合を考えると、エミッタは最低電位に接
続声れ、第１図に示す構造図を寄生トランジスタも含め
て等価回路で表わすと第２図に示すよ″うにがる。
化のために、拡散による横方向への広がりを抑える目的
でエピタキシャル層２の厚みを薄くシ、又、コレクタ・
基板間の容量を減らす目的で基板１の比抵抗を高くする
ことが行われる。こノタメ、ｐ型ベース拡散領域６をエ
ミッタトシ、エピタキシャル層２をベースとし、基板１
をコレクタとする寄生ＰＮＰトー ゛ は、その哀−ス幅が狭ぐなるので電流増幅率・４５大き
くなる。又１、基板１の抵抗成分１２．１５が大きくな
るため、前述の寄生ＰＮＰ ）ランジスタを介して基板
１へ流れる電流ｋｉる基板電位の浮き上がりが大きくな
る。また、第１図では寄生ＮＰＮト、ランジスタ１３も
形成される。Ｃ１，Ｂ１． ＥｌＴｒｌがスイッチング
に用いられる場合を考えると、エミッタは最低電位に接
続声れ、第１図に示す構造図を寄生トランジスタも含め
て等価回路で表わすと第２図に示すよ″うにがる。
ここで０１． Ｂ１． Ｅｌで表警ｉされるスイッチジ
グ士、ｔ 。
グ士、ｔ 。
Ｋ間はＰＮＰＮ構造□のす′イ０スタとなり、前述のよ
うに、寄生ＰＮＰ ）ランジスタ１４により基板へ電流
が流れ、基板の抵抗成分により基板電位の浮き上がりが
生じて寄生ＮＰＮ）ランジスタがオンした場合には、こ
のサイリスタが導通となり１、アノ５−ドＡとカソード
にの間に過大電流が流れる、バイポーラ集積回路におい
ては、このようなＰＮＰＮ構造のサイリスタは随処に生
じるが、通常動作時には、寄生Ｐ１ｊＰ）ランジスタ１
４および寄生Ｎ’ＰＮ）ランビスタ１３のベース、エミ
ッタ間は逆バイアスになっており、このサイリスタを導
通状態にするためには、何らかのトリガが必要である、
つまり９、サイリスタのゲート電流となるものが必要で
ある。
うに、寄生ＰＮＰ ）ランジスタ１４により基板へ電流
が流れ、基板の抵抗成分により基板電位の浮き上がりが
生じて寄生ＮＰＮ）ランジスタがオンした場合には、こ
のサイリスタが導通となり１、アノ５−ドＡとカソード
にの間に過大電流が流れる、バイポーラ集積回路におい
ては、このようなＰＮＰＮ構造のサイリスタは随処に生
じるが、通常動作時には、寄生Ｐ１ｊＰ）ランジスタ１
４および寄生Ｎ’ＰＮ）ランビスタ１３のベース、エミ
ッタ間は逆バイアスになっており、このサイリスタを導
通状態にするためには、何らかのトリガが必要である、
つまり９、サイリスタのゲート電流となるものが必要で
ある。
このようなサイリスタのゲート電流を生じる原因となる
ものの一つ（、人出カパッドに接続されたｐ型拡散領域
に′生じる寄生ＰＮ’Ｐ）多ンジスタ・に流れる電流が
ある。集積回路において□は、゛入出カドについて、電
源およびＧＮＤ間にダイオードを接続する。
ものの一つ（、人出カパッドに接続されたｐ型拡散領域
に′生じる寄生ＰＮ’Ｐ）多ンジスタ・に流れる電流が
ある。集積回路において□は、゛入出カドについて、電
源およびＧＮＤ間にダイオードを接続する。
第３図において、１６はパッド、１７はパッド−ＧＮＤ
間の保護ダイオード、１８はパッド−電源間の保護ダイ
オード、１９は電源端子、２ｏは内部回路への接続端子
である゛。ここで、電源との間に接続される保護ダイオ
ードは第４図優に示すようにｎ型エピタキシャル層・２
の中・にｐ型拡散領、域６’ヲ形成し、ｎ型エピタキシ
ャル層２を電源呻に接続することによりバイポーラトラ
ンジスタと一体形成している。第４図、においてべ第１
図１と同一構造のものは同一番号で表わしている。
間の保護ダイオード、１８はパッド−電源間の保護ダイ
オード、１９は電源端子、２ｏは内部回路への接続端子
である゛。ここで、電源との間に接続される保護ダイオ
ードは第４図優に示すようにｎ型エピタキシャル層・２
の中・にｐ型拡散領、域６’ヲ形成し、ｎ型エピタキシ
ャル層２を電源呻に接続することによりバイポーラトラ
ンジスタと一体形成している。第４図、においてべ第１
図１と同一構造のものは同一番号で表わしている。
このような構造の集積回路において、・入出力？（ラド
１６に電源電圧よシも高い電圧のサージが印加された場
合、第４図に示す寄生ＰＮＰ トランジスタ２１のベー
ス−エミッタ間は順方向に、バイアスされ、入出力パッ
ド、１６から基板へ電流が流れる。この電流が、第１図
に示す寄生ＮＰＮ）ランジスタト３のベース電流となる
。即ちサイリスタのゲート電流となり、第、２図のサイ
リスタが導通となってラッチアップを生じてしまう。
１６に電源電圧よシも高い電圧のサージが印加された場
合、第４図に示す寄生ＰＮＰ トランジスタ２１のベー
ス−エミッタ間は順方向に、バイアスされ、入出力パッ
ド、１６から基板へ電流が流れる。この電流が、第１図
に示す寄生ＮＰＮ）ランジスタト３のベース電流となる
。即ちサイリスタのゲート電流となり、第、２図のサイ
リスタが導通となってラッチアップを生じてしまう。
これまで述べてきたように、バイポーラ集積回路におい
てラッチアップはＰＮＰＮ構造のサイリスタによるもの
であるが、通常動作時においてはこのサイリスタは逆バ
イアスとなっており遮断状−態にある。しかし前述した
ように何らかのトリガ電流によりサイリスタが導通状薦
になることによりラッチアップを生じてしまう。、この
トリガ電流を生じる原因とな４るものの一つ、に、入出
力パッドに接続２れたｐ型拡散領域に主旨る寄４ＰＮＰ
）ランジスタの電流がある。ラッチアップを防止するに
は、と９トリガ電流をサイリスタをオン。する電流以下
に抑えればよい。 −。
てラッチアップはＰＮＰＮ構造のサイリスタによるもの
であるが、通常動作時においてはこのサイリスタは逆バ
イアスとなっており遮断状−態にある。しかし前述した
ように何らかのトリガ電流によりサイリスタが導通状薦
になることによりラッチアップを生じてしまう。、この
トリガ電流を生じる原因とな４るものの一つ、に、入出
力パッドに接続２れたｐ型拡散領域に主旨る寄４ＰＮＰ
）ランジスタの電流がある。ラッチアップを防止するに
は、と９トリガ電流をサイリスタをオン。する電流以下
に抑えればよい。 −。
本発明は、このような入出力パッドに、接続されたたと
えばｐ型の拡散領域（生じる寄生ＰＮＰ、）ランジスタ
の電流増幅率、を小さくすることにより、基板に流れる
電流を少なくしてサイリスタ、９導通を防ぎ、ラッ、チ
アツブを防止するものであるａ第６図に本発明の一実施
例にかかる保護ダイオード部分の平面図を示す。又、２
第ｑ図のＸ−Ｘ／切断断面図を第６図に示しである。ｐ
型分離坪数領域３１に囲まれたシリコンｎ型エピタキシ
ャル層３２とｐ型拡散領域３３で形成されたダイオード
において、ｐ型拡散領域３３の周囲にｎ埋込み領域３４
に達するようにエピタキシャル層３２より十分濃度の高
いｎ＋拡散領域３６を形成し、このｎ＋拡散領域３６の
一部と重なるように、ＮＰＮ）ランジスタのエミッタ拡
散領域と同時に領域３６を形成し、エピタキシャル層３
１を電源に接続する゛ためにコンタクト窓３７を形成し
、金属配線３８で配線を行う。３９は入力又は出力パッ
ド、４゜はｐ型シリコン半導体基板である。
えばｐ型の拡散領域（生じる寄生ＰＮＰ、）ランジスタ
の電流増幅率、を小さくすることにより、基板に流れる
電流を少なくしてサイリスタ、９導通を防ぎ、ラッ、チ
アツブを防止するものであるａ第６図に本発明の一実施
例にかかる保護ダイオード部分の平面図を示す。又、２
第ｑ図のＸ−Ｘ／切断断面図を第６図に示しである。ｐ
型分離坪数領域３１に囲まれたシリコンｎ型エピタキシ
ャル層３２とｐ型拡散領域３３で形成されたダイオード
において、ｐ型拡散領域３３の周囲にｎ埋込み領域３４
に達するようにエピタキシャル層３２より十分濃度の高
いｎ＋拡散領域３６を形成し、このｎ＋拡散領域３６の
一部と重なるように、ＮＰＮ）ランジスタのエミッタ拡
散領域と同時に領域３６を形成し、エピタキシャル層３
１を電源に接続する゛ためにコンタクト窓３７を形成し
、金属配線３８で配線を行う。３９は入力又は出力パッ
ド、４゜はｐ型シリコン半導体基板である。
このような構造とすることにより、ｐ型拡散領域３３を
エミッタ２、エピタキシャル層３２をベース、基板４ｏ
をコレクタとする寄生ＰＮＰ ）う／ジスタの電流増幅
率を小さくすることができる。
エミッタ２、エピタキシャル層３２をベース、基板４ｏ
をコレクタとする寄生ＰＮＰ ）う／ジスタの電流増幅
率を小さくすることができる。
その理由は高濃度のｎ拡散領域３５が寄生トランジスタ
のエミッタとなるｐ型拡散領礒３３の周囲にあるためエ
ミッタ注入効率が悪くなるとともに、この高濃度♂拡散
領域３６により、エミッタから注入された電荷の多くが
再１★し基板４ｏへ到達する電荷が少なくなるた゛めで
ある。 ′例えば、エピタキシャル層臀２の厚さが４
μ、ｐ型拡散領域３３の厚さが０．８μ程度の場合には
、第４図の寄生ＰＮＰ ）ランジスタ２１の電流増幅率
は３０〜４０程度であるが、本発明の第６図。
のエミッタとなるｐ型拡散領礒３３の周囲にあるためエ
ミッタ注入効率が悪くなるとともに、この高濃度♂拡散
領域３６により、エミッタから注入された電荷の多くが
再１★し基板４ｏへ到達する電荷が少なくなるた゛めで
ある。 ′例えば、エピタキシャル層臀２の厚さが４
μ、ｐ型拡散領域３３の厚さが０．８μ程度の場合には
、第４図の寄生ＰＮＰ ）ランジスタ２１の電流増幅率
は３０〜４０程度であるが、本発明の第６図。
程度となり、１桁以上小さくなる。なお、高濃度ｎ＋
拡散領域３６でｐ型拡散領域３３の一部を覆った場合に
は、電流増幅率はその中間の値となる。
拡散領域３６でｐ型拡散領域３３の一部を覆った場合に
は、電流増幅率はその中間の値となる。
また、第６図、第６図においては、入出カバノドに接続
された電源間との保護ダイオードの場合について示して
い乞が、電源に接続されたｎ型エピタキシャル層２２内
にｐ型拡散領域を形成す、るのは通常の抵抗体の構造と
同一であり、入出力パッドに接続されたｐ型抵抗拡散領
域についても、この抵抗体の周囲に高濃度ｎ拡散領域を
形成することにより、保護ダイオードの場合と同様にラ
ッチアップ防止に効！、であることは言うまでもない。
された電源間との保護ダイオードの場合について示して
い乞が、電源に接続されたｎ型エピタキシャル層２２内
にｐ型拡散領域を形成す、るのは通常の抵抗体の構造と
同一であり、入出力パッドに接続されたｐ型抵抗拡散領
域についても、この抵抗体の周囲に高濃度ｎ拡散領域を
形成することにより、保護ダイオードの場合と同様にラ
ッチアップ防止に効！、であることは言うまでもない。
以上説明したように１本発明によれば、電源に接続され
たｎ型エピタキシャル層内に形成され、且つ入出力パッ
ドに接続されたｐ型領域の周囲に、ｎ＋埋込み領域に達
するように高濃度の♂拡散領域を形成することにより、
寄生ＰＮＰ トランジスタの電流を小さくシ、入出カッ
（ノドに電源電圧よりも高い電圧が印加された場合の基
板への漏れ電流を少なくすることにより、ＰＮＰＮ構造
サイリスタのゲート電流を少なくして、このサイリスタ
カオンするのを防ぐことによってラッチアップを防止す
ることができる。この高濃度♂拡散値域は、高周波バイ
ポーラトランジスタではコレクタ抵抗を下げるために一
般に用いられているコレクタウオールと同時に形成でき
るので、何ら工程を増やすことなしに実現できる。なお
、本発明において、導電型を逆にしてもよいことはいう
までもない。
たｎ型エピタキシャル層内に形成され、且つ入出力パッ
ドに接続されたｐ型領域の周囲に、ｎ＋埋込み領域に達
するように高濃度の♂拡散領域を形成することにより、
寄生ＰＮＰ トランジスタの電流を小さくシ、入出カッ
（ノドに電源電圧よりも高い電圧が印加された場合の基
板への漏れ電流を少なくすることにより、ＰＮＰＮ構造
サイリスタのゲート電流を少なくして、このサイリスタ
カオンするのを防ぐことによってラッチアップを防止す
ることができる。この高濃度♂拡散値域は、高周波バイ
ポーラトランジスタではコレクタ抵抗を下げるために一
般に用いられているコレクタウオールと同時に形成でき
るので、何ら工程を増やすことなしに実現できる。なお
、本発明において、導電型を逆にしてもよいことはいう
までもない。
第１図は集積回路のバイポーラトランジスタ部分の断面
構造図、第２図は第１図における寄生トランジスタを含
んだ等価回路図、第３図は保護ダイオード′の等価回路
図、第４図は）（ノドと）（ラド一電源間保護ダイオー
ドの断面構造図、第６図は本発明の一実施例の集積回路
における保護ダイオード部分を示す概略平面図、第６図
は第５図のＸ−ｘ′線部分の断面図である。 ３１°１ｌｅｌｌｌｌｌｌ ｐ型分離拡散領域、３２・
・・・・・ｎ型エピタキシャル層、３３・−・・・・ｐ
型拡散領域、３４・・・・・・ｎ＋埋込み領域、３６・
・・・・・ｎ＋拡散領域、３９・・−・・・・・パッド
、４０”・・００ｐ型基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
１１ｍ 第２因 に ；１、 第３１！１．、、ｊ÷ 護 １１６図 １ □ Ｊン ４Ｍ
構造図、第２図は第１図における寄生トランジスタを含
んだ等価回路図、第３図は保護ダイオード′の等価回路
図、第４図は）（ノドと）（ラド一電源間保護ダイオー
ドの断面構造図、第６図は本発明の一実施例の集積回路
における保護ダイオード部分を示す概略平面図、第６図
は第５図のＸ−ｘ′線部分の断面図である。 ３１°１ｌｅｌｌｌｌｌｌ ｐ型分離拡散領域、３２・
・・・・・ｎ型エピタキシャル層、３３・−・・・・ｐ
型拡散領域、３４・・・・・・ｎ＋埋込み領域、３６・
・・・・・ｎ＋拡散領域、３９・・−・・・・・パッド
、４０”・・００ｐ型基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
１１ｍ 第２因 に ；１、 第３１！１．、、ｊ÷ 護 １１６図 １ □ Ｊン ４Ｍ
Claims (1)
- 一方の導電型基板上の他方の導電型の半導体層と、該半
導体層下の他方の導電型の領域と、該埋込み領域上に位
置し、かつ前記半導体層の表面下に形成される一方の導
電型領域とを備えるとともに、分離領域で囲まれ電源に
接続された前記半導体層内に形成され、かつ入力又は出
力パッドに接続された前記一方の導電型領域の周囲に、
前記半導体層表面よシ前記埋込み領域に達するように前
記半導体層より高濃度の他方の導電型領域を形成したこ
とを特徴とするバイポーラ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14208281A JPS5843560A (ja) | 1981-09-08 | 1981-09-08 | バイポ−ラ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14208281A JPS5843560A (ja) | 1981-09-08 | 1981-09-08 | バイポ−ラ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843560A true JPS5843560A (ja) | 1983-03-14 |
Family
ID=15307011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14208281A Pending JPS5843560A (ja) | 1981-09-08 | 1981-09-08 | バイポ−ラ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) * | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
| CN103165443A (zh) * | 2011-12-16 | 2013-06-19 | 上海华虹Nec电子有限公司 | 一种绝缘栅晶体管器件及其制造工艺方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158663A (en) * | 1979-05-29 | 1980-12-10 | Sanyo Electric Co Ltd | Transistor |
-
1981
- 1981-09-08 JP JP14208281A patent/JPS5843560A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158663A (en) * | 1979-05-29 | 1980-12-10 | Sanyo Electric Co Ltd | Transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) * | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
| CN103165443A (zh) * | 2011-12-16 | 2013-06-19 | 上海华虹Nec电子有限公司 | 一种绝缘栅晶体管器件及其制造工艺方法 |
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