JPS6358380B2 - - Google Patents

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JPS6358380B2
JPS6358380B2 JP57016188A JP1618882A JPS6358380B2 JP S6358380 B2 JPS6358380 B2 JP S6358380B2 JP 57016188 A JP57016188 A JP 57016188A JP 1618882 A JP1618882 A JP 1618882A JP S6358380 B2 JPS6358380 B2 JP S6358380B2
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intermediate surface
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Ronarudo Aberii Resuri
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RCA Corp
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only

Description

【発明の詳細な説明】 この発明はモノリシツク集積回路であつて、大
電圧変化に対する保護用の背中合せツエナーダイ
オードを構成する半導体装置を含む回路に関す
る。
集積回路装置は静電放電や過電力印加による比
較的大きな電圧変化によつて破壊されることが多
いが、これは現今の集積回路装置に用いられる微
小設計が、高いとはいえPN接合を破壊する値に
達しない程度のエネルギにさえ耐えることができ
ないためで、特に逆バイアスされた接合は竪型
NPNトランジスタのエミツタ・ベース接合の降
伏のような面降伏を起しやすい。
集積回路チツプは主としてＢ＋または接地電位
へのダイオードクランプ方式を用いた保護構造が
用いられており、背中合せツエナーダイオードを
用いてその両端間の電位が或る値を超えたとき制
御された降伏を呈することにより回路の保護をす
ることも行われている。この発明は、モノリシツ
ク集積回路に容易に組込むことができ、大きな電
圧変化に対する保護をなす新規な構成を含む。
この発明は高い電流インパルスを生じる大きな
電圧変化に対する保護のためモノリシツク集積回
路に用いられる背中合せダイオードの新規な構成
を含む。この新規な装置構成は、中間面を有する
一方の導電型の基板と、中間面の一部に隣接して
配置された反対導電型の第１の領域とを含む。中
間面の上方にはその中間面に対向する頂面を有
し、第１の領域を被う反対導電型のエピタキシヤ
ル層が配置され、その頂面に隣接して上記一方の
導電型の第２および第３の領域が設けられ、これ
がそのエピタキシヤル層を通り抜けて第１の領域
に接触し、それぞれ第１および第２のPN接合を
形成している。その第３および第２の領域にはそ
れぞれ第１および第２の導体が頂面において接触
し、その第１および第２のPN接合が第１および
第２の導体間に電位が存在するとき背中合せのツ
エナーダイオードとして働らくようになつてい
る。
次にこの発明を図面を参照しつつ更に詳細に説
明する。
第１図および第２図に示すこの発明の新規性を
とり入れた構造を有する半導体装置１０は、中間
面１４を有する一方の導電型（この実施例ではＰ
型）の半導体基板１２を有し、中間面１４の一部
に隣接して反対導電型（Ｎ型）の第１の領域１６
が配置されている。また中間面１４の上方には反
対導電型のエピタキシヤル層１８が設けられ、埋
め込みポケツトを形成するように第１の領域１６
を被つている。エピタキシヤル層１８は中間面１
４と対向する頂面２０を有する。
頂面２０に隣接して一方の導電型の第２の領域
２２が配置され、これがエピタキシヤル層１８を
通り抜けて第１の領域１６に接触し、これと第１
のPN接合２４を形成している。また頂面２０に
隣接し、この第２の領域２２から離れて一方の導
電型の第３の領域２６が配置され、これもエピタ
キシヤル層１８を通り抜けて第１の領域１６と接
触し、これと第２のPN接合２８を形成してい
る。この実施例では第１図に示すように第２の領
域２２が第３の領域２６を完全に包囲している
が、この完全な包囲は全実施例で必らずしも必要
でない。第１および第２の導体３０，３２が酸化
シリコンからなる保護層３３上に配置され、頂面
２０において第３の領域２６および第２の領域２
２にそれぞれ接触している。この第１および第２
の導体３０，３２間に電圧を印加すると、第１お
よび第２のPN接合２４，２８は背中合せのツエ
ナーダイオードとして働らく。
この発明の推奨実施例では第１の領域１６が、
第１図および第２図に示すように、第２の領域２
２と第１のPN接合２４が第３の領域２６を実質
的または完全に包囲し得るに足る面積が拡がつた
埋め込みポケツトを形成しているが、これは制御
電子なだれ降服中第１および第２のPN接合２
４，２８間の電流の通路として働らく第１の領域
１６内の有効面積を増すためである。第２図に示
すように、第２の領域２２はまた第１の領域１６
の周縁部において基板１２に接触することもでき
る。
第１図および第２図にはまた上述の実施例の各
領域にそれぞれ対応する同様の領域を有する第２
の実施例が示されている。第１の領域１６に対応
する反対導電型の第４の領域３４が中間面１４に
隣接して配置され、埋め込みポケツトを形成して
いる。第２の領域２２に対応する一方の導電型の
第５の領域３６が頂面２０に隣接して配置され、
エピタキシヤル層１８を通り抜けて第４の領域３
４と接触し、これと第３のPN接合３８を形成
し、この第５の領域３６から離れて一方の導電型
の第６の領域４０が頂面２０に隣接配置され、こ
れもエピタキシヤル層１８を通り抜けて第４の領
域３４と接触し、これと第４のPN接合４２を形
成している。第３の導体４４が酸化シリコン層３
３上に配置されて第５の領域３６に接触し、また
第１の導体３０が第６の領域４０に接触してい
る。第２および第３の導体３２，４４間に電圧を
印加すると、第３および第４のPN接合３８，４
２は第１および第２のPN接合２４，２８によつ
て形成された背中合せのツエナーダイオードに直
列に接続された背中合せのツエナーダイオードと
して働らく。
第１図および第２図に示すように、このツエナ
ーダイオードはモノリシツク集積型のマイクロ回
路の素子を含み、この新規な半導体装置１０は当
業者に公知の通常の方法で製造される。基板１２
とエピタキシヤル層１８とは単結晶シリコンから
成り、それぞれ20〜50Ω−cmおよび１〜６Ω−cm
の固有抵抗を有する。埋込みポケツトすなわち第
１領域１６と第４領域３４とを形成した後、エピ
タキシヤル層１８を約10〜40μｍの厚さに成長さ
せ、これに約５×1015原子／cm3の濃度で不純物を
ドープする。エピタキシヤル層１８は頂面２０に
おいて約1000Ω／□の面抵抗を有する。標準の写
真製版技術を用いてホトレジストのマスク層に開
口を設け、これを通してＰ＋領域を従来法で公知
の拡散法によつて形成すればよく、このＰ＋領域
は約５Ω／□の面抵抗を持てばよい。また導体は
酸化シリコンの保護層３３上に被着され、写真製
版法で形成されたアルミニウム層とすればよい。
この新規な装置１０の利点の１つはその各成分す
なわち埋め込みポケツトとＰ＋接触領域とを同じ
基板１２内の他の位置にある他の回路成分と同時
に形成し得るため、保護装置１０を集積回路内に
工程を追加する必要なく製造できることである。
この構成の新規な特徴の１つは、埋込みポケツ
トすなわち第１図および第２図の第１の領域１６
の面積が充分に大きく、第２の領域２２と第１の
PN接合２４とが第３の領域２６を包囲し得るよ
うになつていることである。この構成により、制
御電子なだれ降伏中第１および第２のPN接合２
４，２８間の導電路として働らき得る第１領域１
６内の有効面積が増加する。例えば第３および第
４のPN接合３８，４２間の有効電流路を第１図
に矢印４６で示す。しかし第２のＰ＋領域２２と
これに付属する第１のPN接合２８とが第３の領
域２６と第２のPN接合２８とを包囲する場合、
有効電流路は第１図に矢印４８で示すように実質
的に４倍になる。換言すればＮ＋型埋込みポケツ
トを通る電流路の実効抵抗が例えば40Ωであつた
場合、この発明の構成によつてこれが約10Ωに減
少する。
このＮ＋型ポケツトの抵抗値減少のため保護回
路としての背中合せツエナーダイオードの性能が
向上する。第３図は構体の一部において電流
（）が電圧（Ｖ）の関数として変化する様子を
この発明について実線５０で、従来法について点
線５２でそれぞれ示す。抵抗値の減少により電流
の流れが改善されるため、新規構体は従来法構体
より大きい電流を所定の電圧例えばVTで流すこ
とができる。すなわち新規構体のＩ−Ｖ曲線５０
の傾斜は従来法のもののＩ−Ｖ曲線５２の傾斜よ
りも著しく大きく、このため電圧変化が降伏電圧
VB（第３図では±12V）を超えると、新規構体は
それによる高いインパルス電流により効果的に適
応して電圧上昇を初期降伏電圧VBにより近い最
小値に維持することができる。
この発明の装置１０の他の特徴は、その構体が
ある電圧VP以上で第４図に示すように寄生PNP
トランジスタとしても作用することである。ベー
ス領域としてエピタキシヤル層１８を有するトラ
ンジスタ５４は適当にバイアスすると、エミツタ
電流IE、コレクタ電流ICによりツエナーダイオー
ドの電流側路を与えるPNPトランジスタとして
機能を開始する。このトランジスタ５４では、エ
ミツタ領域が第３の領域２６か第５の領域のどち
らかを含み、コレクタ領域が第２の領域２２か第
６の領域４０のどちらかを含み、ベース領域がそ
れぞれの間に配置されたＮ型エピタキシヤル層１
８の一部であるようにすることができる。この機
構はなおＩ−Ｖ曲線５０の上端部５６の急傾斜に
よつて示すように動作電圧のそれ以上の増加を最
小にする助けをする追加の電流路を形成する。
第５図はこの発明の回路図を示すもので、第３
および第４のPN接合３８，４２が第１および第
２のPN接合２４，２８によつて形成された背中
合せのツエナーダイオードに直列に接続された背
中合せのツエナーダイオードとして働らく。この
実施例では第３の導体４４が正の供給電位（Ｂ
＋）に接続され、第２の導体３２が接地電位に接
続されている。背中合せのツエナーダイオード群
を直列に接続したことにより、電子なだれ降伏が
生じる前にその回路の動作電圧範囲を処理工程を
追加することなく効果的に広げることができる。
第６図に示すように、動作電圧範囲は以前の±
12Vから約±25Vに広くなつている。
上記の保護構体の要旨は処理段階の追加を要せ
ず標準の集積回路製造過程を用いた回路保護方式
に優れた動作性能を与え得ることである。上述の
保護回路は現在の製造工程に容易に組込んでモノ
リシツク集積回路における静電放電および過電力
印加に対するベース入力保護およびエミツタ出力
保護を与えることができる。
【図面の簡単な説明】
第１図はこの発明による半導体装置の推奨実施
例の平面図、第２図は第１図の２−２線に沿う断
面図、第３図はこの発明による半導体装置の一部
の電流電圧特性図、第４図はその半導体装置の第
２の動作モードの回路図、第５図は第１図および
第２図の半導体装置の回路図、第６図は第１図お
よび第２図の半導体装置全体の電流電圧特性図で
ある。 １２……基板、１４……中間面、１６……第１
の領域、１８……エピタキシヤル層、２０……頂
面、２２……第２の領域、２４……第１のPN接
合、２６……第３の領域、２８……第２のPN接
合、３０，３２……導体。

Claims (1)

  1. 【特許請求の範囲】 １ 中間面を有する一方の導電型の基板と、 上記中間面の一部に隣接して配置された反対の
    導電型の第１の領域と、 上記中間面の上方にあつて上記第１の領域を被
    い、上記中間面に対向する頂面を有する上記反対
    の導電型のエピタキシヤル層と、 上記頂面に隣接して配置され、上記エピタキシ
    ヤル層を通り抜けて上記第１の領域と接触し、こ
    れと第１のPN接合を形成する上記一方の導電型
    の第２の領域と、 上記第２の領域から離れた位置で上記頂面に隣
    接して配置され、上記エピタキシヤル層内を通り
    抜けて上記第１の領域と接触し、これと第２の
    PN接合を形成する上記一方の導電型の第３の領
    域と、 上記頂面において上記第３および第２の領域と
    それぞれ直接接触し、相互間に電圧が存在すると
    き上記第１と第２のPN接合が背中合せのツエナ
    ーダイオードとして働らくようにする第１および
    第２の導体と、を具備し、かつ上記第２の領域と
    第１のPN接合とが上記第３の領域を包囲するよ
    うに構成された半導体装置を含んで成る集積回
    路。
JP57016188A 1981-02-04 1982-02-02 Semiconductor device Granted JPS57154879A (en)

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