JPH0523065B2 - - Google Patents
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- JPH0523065B2 JPH0523065B2 JP9850385A JP9850385A JPH0523065B2 JP H0523065 B2 JPH0523065 B2 JP H0523065B2 JP 9850385 A JP9850385 A JP 9850385A JP 9850385 A JP9850385 A JP 9850385A JP H0523065 B2 JPH0523065 B2 JP H0523065B2
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims description 74
- 230000002265 prevention Effects 0.000 claims description 31
- 230000015556 catabolic process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置の静電破壊防
止装置の構造に関するものである。
止装置の構造に関するものである。
第４図は従来の半導体集積回路装置の静電破壊
防止装置の構成を示す回路図で、３１は入力端
子、３２は入力NPNトランジスタ、３３は前記
入力NPNトランジスタ３２の静電破壊を防止す
るために設けられた電流制限用抵抗体、３４は静
電破壊防止用ダイオードである。第５図は第４図
に示した静電破壊防止装置の構造を示す断面図
で、第４図と同一符号は同一部分を示し、４１は
p-型半導体基板、４２，４３はn+型埋込領域、
４４，４５はn-型半導体層、４６はp+型分離領
域、４７，４８はｐ型拡散領域、４９，５０は
n+型拡散領域、５１，５２は誘電体領域である
分離用酸化物領域、VEEは電源端子である。
防止装置の構成を示す回路図で、３１は入力端
子、３２は入力NPNトランジスタ、３３は前記
入力NPNトランジスタ３２の静電破壊を防止す
るために設けられた電流制限用抵抗体、３４は静
電破壊防止用ダイオードである。第５図は第４図
に示した静電破壊防止装置の構造を示す断面図
で、第４図と同一符号は同一部分を示し、４１は
p-型半導体基板、４２，４３はn+型埋込領域、
４４，４５はn-型半導体層、４６はp+型分離領
域、４７，４８はｐ型拡散領域、４９，５０は
n+型拡散領域、５１，５２は誘電体領域である
分離用酸化物領域、VEEは電源端子である。
以下、従来の静電破壊防止装置の動作について
説明する。
説明する。
正のサージ電圧が入力端子３１に加わつた場
合、このサージ電流は電流制限用抵抗体３３によ
つて制限されたのち、入力NPNトランジスタ３
２に流れ込む。このとき入力NPNトランジスタ
３２は、ベース・エミツタ接合、ベース・コレク
タ接合が順方向にバイアスされるのでサージ耐圧
が高く、静電破壊より免れる。
合、このサージ電流は電流制限用抵抗体３３によ
つて制限されたのち、入力NPNトランジスタ３
２に流れ込む。このとき入力NPNトランジスタ
３２は、ベース・エミツタ接合、ベース・コレク
タ接合が順方向にバイアスされるのでサージ耐圧
が高く、静電破壊より免れる。
一方、負のサージ電圧が入力端子３１に印加さ
れた場合、ｐ型拡散領域４７、n+型拡散領域４
９とから形成される静電破壊防止用ダイオード３
４により、電源端子VEEから入力端子３１へ放電
される。
れた場合、ｐ型拡散領域４７、n+型拡散領域４
９とから形成される静電破壊防止用ダイオード３
４により、電源端子VEEから入力端子３１へ放電
される。
上記のような従来の静電破壊防止装置は、静電
保護ダイオードとして半導体集積回路装置に形成
されるトランジスタの接合を用いているが、半導
体集積回路装置の高速化とともにその接合の深さ
が浅くなる傾向にあるため、静電破壊防止用ダイ
オードが破壊されやすくなるという問題点があつ
た。
保護ダイオードとして半導体集積回路装置に形成
されるトランジスタの接合を用いているが、半導
体集積回路装置の高速化とともにその接合の深さ
が浅くなる傾向にあるため、静電破壊防止用ダイ
オードが破壊されやすくなるという問題点があつ
た。
この発明は、かかる問題点を解決するためにな
されたもので、正負のサージ電圧に対する静電破
壊耐量の高い半導体集積回路装置の静電破壊防止
装置を得ることを目的とする。
されたもので、正負のサージ電圧に対する静電破
壊耐量の高い半導体集積回路装置の静電破壊防止
装置を得ることを目的とする。
この発明に係る半導体集積回路装置の静電破壊
防止装置は、半導体集積回路装置が構成される半
導体基板に、電流制限用抵抗体と低不純物濃度の
半導体より構成される第１および第２の静電破壊
防止用ダイオードと、ラテラル構造の静電破壊防
止用トランジスタを形成したものである。
防止装置は、半導体集積回路装置が構成される半
導体基板に、電流制限用抵抗体と低不純物濃度の
半導体より構成される第１および第２の静電破壊
防止用ダイオードと、ラテラル構造の静電破壊防
止用トランジスタを形成したものである。
この発明においては、正のサージ電圧が加わつ
た場合には電流制限用抵抗体によつて電流量が制
限され、負のサージ電圧が加わつた場合には第１
および第２の静電破壊防止用ダイオードと静電破
壊防止用トランジスタを介して放電が行われる。
た場合には電流制限用抵抗体によつて電流量が制
限され、負のサージ電圧が加わつた場合には第１
および第２の静電破壊防止用ダイオードと静電破
壊防止用トランジスタを介して放電が行われる。
第１図はこの発明の半導体集積回路装置の静電
破壊防止装置の一実施例の構成を示す断面図で、
１はp-型半導体基板、２，３はそれぞれ第１お
よび第２の半導体埋込領域である高不純物濃度の
n+型埋込領域、４，５はp+分離領域、６，７，
８は低不純物濃度のn-型半導体層、９，１０，
１１はそれぞれ第１、第３および第４の半導体領
域である高不純物濃度のn+型拡散領域、１２は
第２の半導体領域であるｐ型拡散領域、１３，１
４は誘電体領域である分離用酸化物領域、１５は
入力端子、VCC，VEEは電源端子である。
破壊防止装置の一実施例の構成を示す断面図で、
１はp-型半導体基板、２，３はそれぞれ第１お
よび第２の半導体埋込領域である高不純物濃度の
n+型埋込領域、４，５はp+分離領域、６，７，
８は低不純物濃度のn-型半導体層、９，１０，
１１はそれぞれ第１、第３および第４の半導体領
域である高不純物濃度のn+型拡散領域、１２は
第２の半導体領域であるｐ型拡散領域、１３，１
４は誘電体領域である分離用酸化物領域、１５は
入力端子、VCC，VEEは電源端子である。
また第２図は第１図に示した静電破壊防止装置
の等価回路図で、第１図と同一符号は同一部分を
示し、１６は入力NPNトランジスタ、１７は電
流制限用抵抗体、１８，１９は第１および第２の
静電破壊防止用ダイオード、２０は静電破壊防止
用トランジスタである。
の等価回路図で、第１図と同一符号は同一部分を
示し、１６は入力NPNトランジスタ、１７は電
流制限用抵抗体、１８，１９は第１および第２の
静電破壊防止用ダイオード、２０は静電破壊防止
用トランジスタである。
第１図および第２図から明らかなように、ｐ型
拡散領域１２は電流制限用抵抗体１７となり、
n+型拡散領域９とn-型半導体層６とp-型半導体
基板１とから第１の静電破壊防止用ダイオード１
８が形成され、n+型拡散領域１０とn-型半導体
層７とn+型埋込領域２とp-型半導体基板１とか
ら第２の静電破壊防止用ダイオード１９が形成さ
れ、さらにn+型埋込領域２をエミツタ、p-型半
導体基板１をベース、n+型埋込領域３をコレク
タとして静電破壊防止用NPNトランジスタ２０
が形成されている。
拡散領域１２は電流制限用抵抗体１７となり、
n+型拡散領域９とn-型半導体層６とp-型半導体
基板１とから第１の静電破壊防止用ダイオード１
８が形成され、n+型拡散領域１０とn-型半導体
層７とn+型埋込領域２とp-型半導体基板１とか
ら第２の静電破壊防止用ダイオード１９が形成さ
れ、さらにn+型埋込領域２をエミツタ、p-型半
導体基板１をベース、n+型埋込領域３をコレク
タとして静電破壊防止用NPNトランジスタ２０
が形成されている。
以下、第２図を参照して動作について説明す
る。
る。
正のサージ電圧が入力端子１５に加わつた場
合、このサージ電流は電流制限用抵抗体１７によ
つて制限されたのち、入力NPNトランジスタ１
６に流れ込む。このとき入力NPNトランジスタ
１６は、ベース・エミツタ接合、ベース・コレク
タ接合が順方向にバイアスされるのでサージ耐圧
が高く、静電破壊より免れる。
合、このサージ電流は電流制限用抵抗体１７によ
つて制限されたのち、入力NPNトランジスタ１
６に流れ込む。このとき入力NPNトランジスタ
１６は、ベース・エミツタ接合、ベース・コレク
タ接合が順方向にバイアスされるのでサージ耐圧
が高く、静電破壊より免れる。
そして、第１および第２の静電破壊防止用ダイ
オード１８，１９は、比較的低不純物濃度の半導
体より形成されているので、逆バイアスによつて
破壊されないようになつている。
オード１８，１９は、比較的低不純物濃度の半導
体より形成されているので、逆バイアスによつて
破壊されないようになつている。
一方、負のサージ電圧が入力端子１５に加わつ
た場合、第１および第２の静電破壊防止用ダイオ
ード１８，１９によつて電源端子VEEから入力端
子１５への放電が行われるとともに、静電破壊防
止用NPNトランジスタ２０によつて電源端子
VCCからも入力端子１５への放電が行われる。こ
の放電によつて、入力NPNトランジスタ１６に
負のサージ電圧が加わるのを防ぐことができ、入
力NPNトランジスタ１６の静電破壊を免れる。
た場合、第１および第２の静電破壊防止用ダイオ
ード１８，１９によつて電源端子VEEから入力端
子１５への放電が行われるとともに、静電破壊防
止用NPNトランジスタ２０によつて電源端子
VCCからも入力端子１５への放電が行われる。こ
の放電によつて、入力NPNトランジスタ１６に
負のサージ電圧が加わるのを防ぐことができ、入
力NPNトランジスタ１６の静電破壊を免れる。
また第３図はこの発明の半導体集積回路装置の
静電破壊防止装置の他の実施例の構成を示す断面
図で、第１図および第２図と同一符号は同一部分
を示し、２１，２２はn+型拡散領域、２３はｐ
型拡散領域である。
静電破壊防止装置の他の実施例の構成を示す断面
図で、第１図および第２図と同一符号は同一部分
を示し、２１，２２はn+型拡散領域、２３はｐ
型拡散領域である。
この実施例では、静電破壊防止装置に隣接して
n-型半導体層８の表面部にn+型拡散領域２１を
エミツタ、ｐ型拡散領域２３をベース、n+型拡
散領域２２をコレクタとする入力NPNトランジ
スタ１６をつくりつけた構成としている。
n-型半導体層８の表面部にn+型拡散領域２１を
エミツタ、ｐ型拡散領域２３をベース、n+型拡
散領域２２をコレクタとする入力NPNトランジ
スタ１６をつくりつけた構成としている。
なお、上記実施例で示した各半導体の導電型
は、それぞれ反対の導電型としてもよい。
は、それぞれ反対の導電型としてもよい。
この発明は以上説明したとおり、半導体集積回
路装置が構成される半導体基板に電流制限用抵抗
体と低不純物濃度の半導体より構成される第１お
よび第２の静電破壊防止用ダイオードとラテラル
構造の静電破壊防止用トランジスタを形成したの
で、半導体集積回路装置の高速化に伴つて接合が
浅くなつても静電破壊防止用ダイオードが過電流
によつて破壊されにくくなるうえ、特別な製造工
程を用いることなく半導体集積回路装置の静電破
壊防止装置の静電破壊耐量を高くできるという効
果がある。
路装置が構成される半導体基板に電流制限用抵抗
体と低不純物濃度の半導体より構成される第１お
よび第２の静電破壊防止用ダイオードとラテラル
構造の静電破壊防止用トランジスタを形成したの
で、半導体集積回路装置の高速化に伴つて接合が
浅くなつても静電破壊防止用ダイオードが過電流
によつて破壊されにくくなるうえ、特別な製造工
程を用いることなく半導体集積回路装置の静電破
壊防止装置の静電破壊耐量を高くできるという効
果がある。
第１図はこの発明の半導体集積回路装置の静電
破壊防止装置の一実施例の構成を示す断面図、第
２図は第１図に示したこの発明の静電破壊防止装
置の等価回路図、第３図はこの発明の半導体集積
回路装置の静電破壊防止装置の他の一実施例の構
成を示す断面図、第４図は従来の半導体集積回路
装置の静電破壊防止装置の構成を示す回路図、第
５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はp-型半導体基板、２，３は
n+型埋込領域、４，５はp+型分離領域、６，７，
８はn-型半導体層、９，１０，１１はn+型拡散
領域、１２はｐ型拡散領域、１３，１４は分離用
酸化物領域、１５は入力端子、１６は入力NPN
トランジスタである。なお、各図中の同一符号は
同一または相当部分を示す。
破壊防止装置の一実施例の構成を示す断面図、第
２図は第１図に示したこの発明の静電破壊防止装
置の等価回路図、第３図はこの発明の半導体集積
回路装置の静電破壊防止装置の他の一実施例の構
成を示す断面図、第４図は従来の半導体集積回路
装置の静電破壊防止装置の構成を示す回路図、第
５図は第４図に示した従来の静電破壊防止装置の
構成を示す断面図である。 図において、１はp-型半導体基板、２，３は
n+型埋込領域、４，５はp+型分離領域、６，７，
８はn-型半導体層、９，１０，１１はn+型拡散
領域、１２はｐ型拡散領域、１３，１４は分離用
酸化物領域、１５は入力端子、１６は入力NPN
トランジスタである。なお、各図中の同一符号は
同一または相当部分を示す。
Claims (1)
- １ 半導体集積回路装置が構成される第１導電型
の半導体基板と、この半導体基板上に形成した低
不純物濃度の第２導電型の半導体層と、この半導
体層に離間して形成した所要数の分離用の誘電体
領域と、この離間した誘電体領域間の前記半導体
層の表面部に形成した高不純物濃度の第２導電型
の第１の半導体領域と、この第１の半導体領域と
前記誘導体領域を介して隣り合う前記半導体層と
前記半導体基板との境界部に形成した高不純物濃
度の第２導電型の第１の半導体埋込領域と、この
第１の半導体埋込領域上の半導体層の表面部に形
成した第１導電型の第２の半導体領域と、この第
２の半導体領域と前記半導体層を介して隣り合う
高不純物濃度の第２導電型の第３の半導体領域
と、この第２および第３の半導体領域が形成され
る前記半導体層とさらに前記誘電体領域を介して
隣り合う前記半導体層と前記半導体基板との境界
部に形成した高不純物濃度の第２導電型の第２の
半導体埋込領域と、この第２の半導体埋込領域上
の前記半導体層の表面部に形成した第１導電型の
第４の半導体領域とを有し、前記第１の半導体領
域と前記半導体層と前記半導体基板とから第１の
静電破壊防止用ダイオードを構成し、前記第３の
半導体領域と前記半導体層と前記第１の半導体埋
込領域と前記半導体基板とから第２の静電破壊防
止用ダイオードを構成し、前記第２の半導体領域
を電流制限用抵抗体とし、前記第１の半導体埋込
領域をエミツタ、前記半導体基板をベース、前記
第２の半導体埋込領域をコレクタとするラテラル
構造の静電破壊防止用トランジスタを構成したこ
とを特徴とする半導体集積回路装置の静電破壊防
止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9850385A JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9850385A JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255053A JPS61255053A (ja) | 1986-11-12 |
| JPH0523065B2 true JPH0523065B2 (ja) | 1993-03-31 |
Family
ID=14221442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9850385A Granted JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255053A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648654A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Semiconductor device |
| JP4957686B2 (ja) * | 2008-09-04 | 2012-06-20 | 富士電機株式会社 | 半導体装置 |
-
1985
- 1985-05-07 JP JP9850385A patent/JPS61255053A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255053A (ja) | 1986-11-12 |
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