JPH0364955A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0364955A JPH0364955A JP20073589A JP20073589A JPH0364955A JP H0364955 A JPH0364955 A JP H0364955A JP 20073589 A JP20073589 A JP 20073589A JP 20073589 A JP20073589 A JP 20073589A JP H0364955 A JPH0364955 A JP H0364955A
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- 238000009792 diffusion process Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 2
- 230000003449 preventive effect Effects 0.000 abstract 1
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特にその入力
端子と内部回路の間に設けられた静電破壊防止回路を改
良した半導体集積回路装置に関するものである。
端子と内部回路の間に設けられた静電破壊防止回路を改
良した半導体集積回路装置に関するものである。
第２図は従来提案されている半導体集積回路の静電破壊
防止回路の回路構成を示す図であり、図において、１１
は単導体集積回路の入力端子、１２は半導体集積回路装
置の入力ＮＰＮ）ランジスタ、１３は入力ＮＰＮ）ラン
ジスタ１２の静電破壊を防止するために設けられている
。シリコン島を入力端子１１に接続した構造を有する静
電破壊防止用抵抗、ダイオードであり、１４．１５は通
常用いられている電源Ｖｃｅ、Ｖ。である。
防止回路の回路構成を示す図であり、図において、１１
は単導体集積回路の入力端子、１２は半導体集積回路装
置の入力ＮＰＮ）ランジスタ、１３は入力ＮＰＮ）ラン
ジスタ１２の静電破壊を防止するために設けられている
。シリコン島を入力端子１１に接続した構造を有する静
電破壊防止用抵抗、ダイオードであり、１４．１５は通
常用いられている電源Ｖｃｅ、Ｖ。である。
第３図は第２図に示す静電破壊防止装置の構造断面図で
あり、図において、２１は比抵抗１０〜２００ｃｍのＰ
−型半導体基板、２２．２３はＮ＋型型埋領領域２６は
Ｎ型半導体層、２４．２７はＰ型拡散領域、２ Ｂ 、
２９ 、 ３０ ハＮ” 型拡ｊｌｋ領域であり、５
１は半導体集積回路装置の入力端子、２５！＊Ｐ”型分
離領域である。２３，２６，３０゜２７．２９は半導体
集積回路装置の入力ＮＰＮ）ランジスタ８０をｍ威し、
２１．２２．２８．２４．２６は本従来例の静電破壊防
止回路７ｏを構成するものである。
あり、図において、２１は比抵抗１０〜２００ｃｍのＰ
−型半導体基板、２２．２３はＮ＋型型埋領領域２６は
Ｎ型半導体層、２４．２７はＰ型拡散領域、２ Ｂ 、
２９ 、 ３０ ハＮ” 型拡ｊｌｋ領域であり、５
１は半導体集積回路装置の入力端子、２５！＊Ｐ”型分
離領域である。２３，２６，３０゜２７．２９は半導体
集積回路装置の入力ＮＰＮ）ランジスタ８０をｍ威し、
２１．２２．２８．２４．２６は本従来例の静電破壊防
止回路７ｏを構成するものである。
次に第２図及び第３図を用いて動作について説明する。
第２図において負のサージが入力端子１１に加えられた
場合、静電破壊防止用抵抗、ダイオード１３が設けられ
ていないと、入力トランジスタ１２のベースエミッタ接
合、ベースコレクタ接合は逆バイアスされ、特にペース
エミッタ接合は不純物濃度が高いために耐圧が低く降伏
し、容易に破壊されるが、既述の静電破壊防止用抵抗、
ダイオード１３を設けることにより、負のサージは第３
図のＰ−型半導体基板２１．！−Ｎ”型埋込領域２２と
により構成されるダイオードを介して放電され、Ｐ型拡
散抵抗２４により入力トランジスタ１２のベースエミッ
タ接合、ベースコレクタ接合に流れるサージ電流を制限
することにより、静電破壊は防止される。
場合、静電破壊防止用抵抗、ダイオード１３が設けられ
ていないと、入力トランジスタ１２のベースエミッタ接
合、ベースコレクタ接合は逆バイアスされ、特にペース
エミッタ接合は不純物濃度が高いために耐圧が低く降伏
し、容易に破壊されるが、既述の静電破壊防止用抵抗、
ダイオード１３を設けることにより、負のサージは第３
図のＰ−型半導体基板２１．！−Ｎ”型埋込領域２２と
により構成されるダイオードを介して放電され、Ｐ型拡
散抵抗２４により入力トランジスタ１２のベースエミッ
タ接合、ベースコレクタ接合に流れるサージ電流を制限
することにより、静電破壊は防止される。
また正のサージが加わった場合は、人力トランジスタの
ベースエごツタ接合、ベースコレクタ接合は順方向とな
るため比較的強く、また静電破壊防止用抵抗、ダイオー
ド１３の耐圧は高いため静電破壊防止装置としての機能
を果たす。
ベースエごツタ接合、ベースコレクタ接合は順方向とな
るため比較的強く、また静電破壊防止用抵抗、ダイオー
ド１３の耐圧は高いため静電破壊防止装置としての機能
を果たす。
従来の半導体集積回路装置の静電破壊防止回路は以上の
ように構成されており、静電破壊防止回路としての機能
を有するが、静電破壊防止用ダイオードを構成するＰ−
型基板の比抵抗が１０〜２０Ωｃｍと高いためにサージ
電流は静電破壊防止用ダイオードのＮ＋型型埋領領域２
２０人力トランジスタのＮ９型埋込領域２３との間をＰ
＋型分離領域２５を介して流れ、このためＰ＋型分離領
域２５と半導体集積回路の入力トランジスタ１２のＮ゛
型型埋領領域接合部で破壊するという問題点があった。
ように構成されており、静電破壊防止回路としての機能
を有するが、静電破壊防止用ダイオードを構成するＰ−
型基板の比抵抗が１０〜２０Ωｃｍと高いためにサージ
電流は静電破壊防止用ダイオードのＮ＋型型埋領領域２
２０人力トランジスタのＮ９型埋込領域２３との間をＰ
＋型分離領域２５を介して流れ、このためＰ＋型分離領
域２５と半導体集積回路の入力トランジスタ１２のＮ゛
型型埋領領域接合部で破壊するという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、バイポーラ半導体集積回路装置において、正負
のサージに対して静電破壊耐量を大幅に向上させること
のできる静電破壊防止回路を備えた半導体集積回路装置
を得ることを目的とする。
もので、バイポーラ半導体集積回路装置において、正負
のサージに対して静電破壊耐量を大幅に向上させること
のできる静電破壊防止回路を備えた半導体集積回路装置
を得ることを目的とする。
この発明に係る半導体集積回路装置は、基板上に入力ト
ランジスタ用の第１埋込領域と静電破壊防止回路用の第
２埋込領域とを隣接して設け、これら両埋込領域にまた
がって該両埋込領域とオーミック接合を形成する低不純
物濃度の半導体層を形威し、該半導体層のうち上記第１
埋込領域上の部分をサージ電流を放電するダイオードの
アノードあるいはカソードとして用い、上記半導体層の
うち上記第２埋込領域上の部分を入力トランジスタのコ
レクタあるいはエミッタとして用いるようにしたもので
ある。
ランジスタ用の第１埋込領域と静電破壊防止回路用の第
２埋込領域とを隣接して設け、これら両埋込領域にまた
がって該両埋込領域とオーミック接合を形成する低不純
物濃度の半導体層を形威し、該半導体層のうち上記第１
埋込領域上の部分をサージ電流を放電するダイオードの
アノードあるいはカソードとして用い、上記半導体層の
うち上記第２埋込領域上の部分を入力トランジスタのコ
レクタあるいはエミッタとして用いるようにしたもので
ある。
この発明においては、入力トランジスタ用の第１埋込領
域と静電破壊防止回路用の第２埋込領域とにまたがって
該両埋込領域とオーミック接合を形成する低不純物濃度
の半導体層を形威し、該半導体層のうち上記第１埋込領
域上の部分をサージ電流を放電するダイオードのアノー
ドあるいはカソードとして用い、上記半導体層のうち上
記第２壇込領域上の部分を入力トランジスタのコレクタ
あるいはエミッタとして用いる構成としたから、サージ
電流は上記半導体層を介して半導体集積回路の電源に接
続されるため、半導体集積回路素子の接合部に流れるサ
ージ電流を低減することが可能となる。
域と静電破壊防止回路用の第２埋込領域とにまたがって
該両埋込領域とオーミック接合を形成する低不純物濃度
の半導体層を形威し、該半導体層のうち上記第１埋込領
域上の部分をサージ電流を放電するダイオードのアノー
ドあるいはカソードとして用い、上記半導体層のうち上
記第２壇込領域上の部分を入力トランジスタのコレクタ
あるいはエミッタとして用いる構成としたから、サージ
電流は上記半導体層を介して半導体集積回路の電源に接
続されるため、半導体集積回路素子の接合部に流れるサ
ージ電流を低減することが可能となる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による静電破壊防止装置の構
成を示す断面図であり、図において、３１は比抵抗１０
〜２０ΩｃｍのＰ−型半導体基板、３２．３３はＮ１型
埋込領域である。また、３６は不純物濃度１０ ”ｃｍ
−”〜１０ ”ｃａ＋−３（７） Ｎ−型半導体層であ
り、比抵抗１Ω０と極めて高い抵抗値を有する。３４．
３７はＰ型拡散領域、３８．３９．４０はＮ９型拡散領
域であり、４１は半導体集積回路装置の入力端子、３３
．３６，４０，３７．３９は半導体集積回路装置の入力
ＮＰＮ ）ランジスタロ０を構成し、３１．３２．３Ｂ
、３４゜３６は本発明による静電破壊防止装置５０を構
成するものである。
成を示す断面図であり、図において、３１は比抵抗１０
〜２０ΩｃｍのＰ−型半導体基板、３２．３３はＮ１型
埋込領域である。また、３６は不純物濃度１０ ”ｃｍ
−”〜１０ ”ｃａ＋−３（７） Ｎ−型半導体層であ
り、比抵抗１Ω０と極めて高い抵抗値を有する。３４．
３７はＰ型拡散領域、３８．３９．４０はＮ９型拡散領
域であり、４１は半導体集積回路装置の入力端子、３３
．３６，４０，３７．３９は半導体集積回路装置の入力
ＮＰＮ ）ランジスタロ０を構成し、３１．３２．３Ｂ
、３４゜３６は本発明による静電破壊防止装置５０を構
成するものである。
次に本発明の静電破壊防止装置の作用について第１図を
用いて説明する。
用いて説明する。
まず正のサージが加わった場合、入力ＮＰＮトランジス
タ６０のベースエミッタ接合、ベースコレクタ接合は順
方向にバイアスされ、静電破壊防止装置５０のＮ゛型型
埋領領域３２Ｎ−型半導体層３６．入力ＮＰＮ）ランジ
スタロ０の埋込領域３３、Ｎ”型拡散領域４０を介して
電源ｖｃｃに流れ込む、ここでＰ型拡散領域３４は入力
ＮＰＮ）ランジスタロ０に流れるサージ電流を制限する
機能を有する。
タ６０のベースエミッタ接合、ベースコレクタ接合は順
方向にバイアスされ、静電破壊防止装置５０のＮ゛型型
埋領領域３２Ｎ−型半導体層３６．入力ＮＰＮ）ランジ
スタロ０の埋込領域３３、Ｎ”型拡散領域４０を介して
電源ｖｃｃに流れ込む、ここでＰ型拡散領域３４は入力
ＮＰＮ）ランジスタロ０に流れるサージ電流を制限する
機能を有する。
一方、負のサージが加わった場合、謹賀のサージはＰ−
型半導体基板３１．Ｎ”型埋込領域３２より構成される
ダイオード、及びＮ゛型型埋領領域３２Ｎ”型半導体層
３６．Ｎ”型埋込領域３３゜電源■。、に接続されてい
るＮ゛゛散領域４０を介して放電される。
型半導体基板３１．Ｎ”型埋込領域３２より構成される
ダイオード、及びＮ゛型型埋領領域３２Ｎ”型半導体層
３６．Ｎ”型埋込領域３３゜電源■。、に接続されてい
るＮ゛゛散領域４０を介して放電される。
この構造においては、静電破壊防止装置のＮ゛型型埋領
領域３２人力ＮＰＮ）ランジスタのＮ９型埋込領域３３
とは、Ｎ−型半導体層３６によりＰ−型半導体基板３１
と並列に、オーミック接合を形成しているため、静電破
壊耐量の向上を図ることが可能である。また、Ｎ−型半
導体層３６は比較的高抵抗であるため、第３図の従来例
に比し、人力ＮＰＮ）ランジスタロ０部、および静電破
壊防止装置５０部のＮ−型半導体層３６が相互に接続さ
れていても、半導体集積回路自体の動作に何隻支障はき
たさない。
領域３２人力ＮＰＮ）ランジスタのＮ９型埋込領域３３
とは、Ｎ−型半導体層３６によりＰ−型半導体基板３１
と並列に、オーミック接合を形成しているため、静電破
壊耐量の向上を図ることが可能である。また、Ｎ−型半
導体層３６は比較的高抵抗であるため、第３図の従来例
に比し、人力ＮＰＮ）ランジスタロ０部、および静電破
壊防止装置５０部のＮ−型半導体層３６が相互に接続さ
れていても、半導体集積回路自体の動作に何隻支障はき
たさない。
なお、上記実施例では入力トランジスタがＮＰＮトラン
ジスタの場合について説明したが、本発明は入力トラン
ジスタが、例えばトランジスタトランジスタロジック（
ＴＴＬ）のようにＰＮＰ ）ランジスタで構成されてい
るような集積回路装置の場合にも適用でき、上記実施例
と同様の効果を奏する。
ジスタの場合について説明したが、本発明は入力トラン
ジスタが、例えばトランジスタトランジスタロジック（
ＴＴＬ）のようにＰＮＰ ）ランジスタで構成されてい
るような集積回路装置の場合にも適用でき、上記実施例
と同様の効果を奏する。
以上のように、この発明によれば、基板上に入力トラン
ジスタ用の第１埋込領域と静電破壊防止回路用の第２埋
込領域とを隣接して設け、これら両埋込領域にまたがっ
て該両埋込領域とオーミック接合を形成する低不純物濃
度の半導体層を形成し、該半導体層のうち上記第１埋込
領域上の部分をサージ電流を放電するダイオードのアノ
ードあるいはカソードとして用い、上記半導体層のうち
上記第２埋込領域上の部分を入力トランジスタのコレク
タあるいはエミッタとして用い、これにより静電破壊防
止回路の抵抗、ダイオードと、入力トランジスタのコレ
クタとの間に、上記半導体層による抵抗領域を有する構
造としたから、有効な静電破壊防止を実現できるととも
に、バイポーラ半導体集積回路の場合にはプロセス上特
別な工程を追加せずに静電破壊防止回路を構成できる効
果がある。
ジスタ用の第１埋込領域と静電破壊防止回路用の第２埋
込領域とを隣接して設け、これら両埋込領域にまたがっ
て該両埋込領域とオーミック接合を形成する低不純物濃
度の半導体層を形成し、該半導体層のうち上記第１埋込
領域上の部分をサージ電流を放電するダイオードのアノ
ードあるいはカソードとして用い、上記半導体層のうち
上記第２埋込領域上の部分を入力トランジスタのコレク
タあるいはエミッタとして用い、これにより静電破壊防
止回路の抵抗、ダイオードと、入力トランジスタのコレ
クタとの間に、上記半導体層による抵抗領域を有する構
造としたから、有効な静電破壊防止を実現できるととも
に、バイポーラ半導体集積回路の場合にはプロセス上特
別な工程を追加せずに静電破壊防止回路を構成できる効
果がある。
第１図は本発明の一実施例による半導体集積回路装置の
静電破壊防止回路の構造を示す断面図、第２図は従来の
静電破壊防止回路の一例を示す回路図、第３図は第２図
の静電破壊防止回路の構造を示す断面図である。 図において、５０は静電破壊防止素子、６０は入力ＮＰ
Ｎ）ランジスタ、３１は第１導電型（Ｐ型）の半導体基
板、３２．３３は第２導電型（Ｎ”型）の埋込領域、３
６は第２導電型比較的低濃度の（Ｎ−型）半導体層、３
４．３７は第１導電型（Ｐ型）半導体領域で形成される
抵抗体、３日。 ３９．４０は第２導電型（Ｎ＋型）の第２の半導体領域
である。
静電破壊防止回路の構造を示す断面図、第２図は従来の
静電破壊防止回路の一例を示す回路図、第３図は第２図
の静電破壊防止回路の構造を示す断面図である。 図において、５０は静電破壊防止素子、６０は入力ＮＰ
Ｎ）ランジスタ、３１は第１導電型（Ｐ型）の半導体基
板、３２．３３は第２導電型（Ｎ”型）の埋込領域、３
６は第２導電型比較的低濃度の（Ｎ−型）半導体層、３
４．３７は第１導電型（Ｐ型）半導体領域で形成される
抵抗体、３日。 ３９．４０は第２導電型（Ｎ＋型）の第２の半導体領域
である。
Claims (1)
- （１）第１導電型の基板上に機能回路の入力トランジス
タとその静電破壊防止回路をモノリシックに形成してな
る信号入力部を有する半導体集積回路装置において、 上記基板内に隣接して形成された第２導電型の第１、第
２埋込領域と、 該両埋込領域を覆い、かつ該両埋込領域とオーミック接
合して形成された第２導電型を有する比較的低不純物濃
度の半導体層と、 上記第１埋込領域上の上記半導体層中の一部に形成され
た第１導電型の第１の半導体領域と、上記第１埋込領域
上の上記半導体層中の他の一部に形成された第２導電型
の第２の半導体領域と、上記第２埋込領域上の上記半導
体層中の一部に形成された第１導電型の第３の半導体領
域と、該第３の半導体領域中の一部に形成された第２導
電型の第４の半導体領域と、 上記第２埋込領域上の上記半導体層中の他の一部に形成
された第２導電型の第５の半導体領域とを備え、 上記第２埋込領域、該第２埋込領域上の上記半導体層、
及び上記第３、第４、第５の半導体領域より上記入力ト
ランジスタが構成され、 上記第１埋込領域と該埋込領域上の上記半導体層からな
るダイオード、及び上記第１の半導体領域からなる抵抗
体より上記静電破壊防止回路が構成されることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073589A JPH0364955A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073589A JPH0364955A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364955A true JPH0364955A (ja) | 1991-03-20 |
Family
ID=16429307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20073589A Pending JPH0364955A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364955A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519684A (en) * | 1990-05-14 | 1996-05-21 | Casio Computer Co., Ltd. | Digital recorder for processing in parallel data stored in multiple tracks |
| US5581530A (en) * | 1990-09-06 | 1996-12-03 | Casio Computer Co., Ltd. | Digital recorder for processing of parallel data stored in multiple tracks and using cross-fade processing |
| US5974015A (en) * | 1990-05-14 | 1999-10-26 | Casio Computer Co., Ltd. | Digital recorder |
-
1989
- 1989-08-02 JP JP20073589A patent/JPH0364955A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519684A (en) * | 1990-05-14 | 1996-05-21 | Casio Computer Co., Ltd. | Digital recorder for processing in parallel data stored in multiple tracks |
| US5974015A (en) * | 1990-05-14 | 1999-10-26 | Casio Computer Co., Ltd. | Digital recorder |
| US5581530A (en) * | 1990-09-06 | 1996-12-03 | Casio Computer Co., Ltd. | Digital recorder for processing of parallel data stored in multiple tracks and using cross-fade processing |
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