JPS6173363A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6173363A JPS6173363A JP19389684A JP19389684A JPS6173363A JP S6173363 A JPS6173363 A JP S6173363A JP 19389684 A JP19389684 A JP 19389684A JP 19389684 A JP19389684 A JP 19389684A JP S6173363 A JPS6173363 A JP S6173363A
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- Japan
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- transistor
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- discharge
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000605 extraction Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 14
- 239000002131 composite material Substances 0.000 abstract description 5
- 238000013329 compounding Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特に外部から印加される
静電電荷の放電回路を備えた半導体装置に関する。
静電電荷の放電回路を備えた半導体装置に関する。
（従来の技術）
集イノ（回路装置等の半導体装置においては、入力端子
に外部から印加される静電電荷により内部回路が静電破
壊される恐れがある。これを防止するために半導体装置
の引出し端子等のように内部と接続される電極に放電回
路を接続することが行なわれる。このような放電回路と
して、本件出願人は先に出願した特開昭５９−１０８５
０７号特許出馴において、例えばＰＮＰ ）ランジス
タを入力端子と５４Ｈ間に構成し該トランジスタの−・
−スと基１反問に容量を構成し、かつ咳ベースをダイオ
ード等を介して最高電位に接続したものを提塞している
。このような放電回路においては、正負両極性の電荷に
対して放電が可能となり、かつ入力端子のボンディング
パノド回りの空き領域を利用して放電容量を形成するこ
とが可能になるため、各回路素子のレイアウトが簡単に
なり、高密度化を図ることができるという利点を有して
いた。
に外部から印加される静電電荷により内部回路が静電破
壊される恐れがある。これを防止するために半導体装置
の引出し端子等のように内部と接続される電極に放電回
路を接続することが行なわれる。このような放電回路と
して、本件出願人は先に出願した特開昭５９−１０８５
０７号特許出馴において、例えばＰＮＰ ）ランジス
タを入力端子と５４Ｈ間に構成し該トランジスタの−・
−スと基１反問に容量を構成し、かつ咳ベースをダイオ
ード等を介して最高電位に接続したものを提塞している
。このような放電回路においては、正負両極性の電荷に
対して放電が可能となり、かつ入力端子のボンディング
パノド回りの空き領域を利用して放電容量を形成するこ
とが可能になるため、各回路素子のレイアウトが簡単に
なり、高密度化を図ることができるという利点を有して
いた。
ところが、このような従来形においては、ＰＮＰトラン
ジスタのベースをダイオード等を介して最高電位に接続
する必要があるため、回路構成がやや複雑になり半導体
チップ上における各回路素子および配線パターンのレイ
アウトをさらに簡略化することが不可能であった。
ジスタのベースをダイオード等を介して最高電位に接続
する必要があるため、回路構成がやや複雑になり半導体
チップ上における各回路素子および配線パターンのレイ
アウトをさらに簡略化することが不可能であった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、半導体
装置の静電電荷の放電回路において、簡単な回路構成に
より正負両極性の静電電荷を的確に放電できるようにす
ることを目的とする。
装置の静電電荷の放電回路において、簡単な回路構成に
より正負両極性の静電電荷を的確に放電できるようにす
ることを目的とする。
（問題点を解決するための手段）
上述の問題点を解決するため、本発明によれば、半導体
基板をコレクタとする縦型トランジスタのエミッタ領域
上に該エミッタ領域と反対導電型の半導体領域を設け、
該半導体領域と該縦型トランジスタのエミッタおよびベ
ースとによって該縦型トランジスタと逆導電型のトラン
ジスタを構成し、該半導体領域を引出し端子に接続する
とともに、該縦型トランジスタのベースを放電素子を介
してまたは直接前記半導体基板に接続したことを特徴と
する半導体装置が提供される。
基板をコレクタとする縦型トランジスタのエミッタ領域
上に該エミッタ領域と反対導電型の半導体領域を設け、
該半導体領域と該縦型トランジスタのエミッタおよびベ
ースとによって該縦型トランジスタと逆導電型のトラン
ジスタを構成し、該半導体領域を引出し端子に接続する
とともに、該縦型トランジスタのベースを放電素子を介
してまたは直接前記半導体基板に接続したことを特徴と
する半導体装置が提供される。
（作用）
本発明によれば、上述のような手段を用いることにより
、入力端子に負の電荷が印加された場合には半導体基板
をコレクタとする縦型トランジスタと該トランジスタの
エミッタ領域上に形成された半導体領域とによって構成
されるＰＮＰＮ トランジスタが思通して放電が行なわ
れる。また、入力端子に正の電荷が印加された場合には
、該半導体領域が形成する逆導電型トランジスタのコレ
クタ・エミッタ間耐圧を越えて流入した正の電荷は該縦
型トランジスタのベースに接続されている放電回路およ
び該縦型トランジスタを介して半導体基板に放電される
。
、入力端子に負の電荷が印加された場合には半導体基板
をコレクタとする縦型トランジスタと該トランジスタの
エミッタ領域上に形成された半導体領域とによって構成
されるＰＮＰＮ トランジスタが思通して放電が行なわ
れる。また、入力端子に正の電荷が印加された場合には
、該半導体領域が形成する逆導電型トランジスタのコレ
クタ・エミッタ間耐圧を越えて流入した正の電荷は該縦
型トランジスタのベースに接続されている放電回路およ
び該縦型トランジスタを介して半導体基板に放電される
。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は本発明の１実施例に係わる半導体装置に用いら
れている静電電荷の放電回路を示す。同図の回路は、半
導体装置の入力回路ＩＮＣの入力端子ＩＮとグランド間
に接続された複合トランジスタ素子Ｔと、放電素子とし
てのキャパシタＣとを具備する。複合トランジスタ素子
Ｔは、半導体基板をコレクタとする縦型ＰＮＰ トラ
ンジスタＱｌ、および該トランジスタＱ、のベースおよ
びエミッタと該エミッタ上に形成されたＮ型半導体層と
によって形成されるＮＰＮ型逆トランジスタＱ２とが複
合されたものでありその詳細な構造は後に説明する。な
お、複合トランジスタ素子Ｔの実際の構造においてはＰ
ＮＰ ）ランジスタＱ１のベースおよびエミッタがそ
れぞれＮＰＮ ）ランジスタＱ２のエミッタおよびベ
ースと共通になっているが、説明の便宜上第１図のよう
な回路によって表現されている。また、キャパシタＣは
、トランジスタＱ１のベースすなわちトランジスタＱ２
のエミッタとグランド間に接続されている。
れている静電電荷の放電回路を示す。同図の回路は、半
導体装置の入力回路ＩＮＣの入力端子ＩＮとグランド間
に接続された複合トランジスタ素子Ｔと、放電素子とし
てのキャパシタＣとを具備する。複合トランジスタ素子
Ｔは、半導体基板をコレクタとする縦型ＰＮＰ トラ
ンジスタＱｌ、および該トランジスタＱ、のベースおよ
びエミッタと該エミッタ上に形成されたＮ型半導体層と
によって形成されるＮＰＮ型逆トランジスタＱ２とが複
合されたものでありその詳細な構造は後に説明する。な
お、複合トランジスタ素子Ｔの実際の構造においてはＰ
ＮＰ ）ランジスタＱ１のベースおよびエミッタがそ
れぞれＮＰＮ ）ランジスタＱ２のエミッタおよびベ
ースと共通になっているが、説明の便宜上第１図のよう
な回路によって表現されている。また、キャパシタＣは
、トランジスタＱ１のベースすなわちトランジスタＱ２
のエミッタとグランド間に接続されている。
第２図は、第１図の回路におけるＮＰＮ ｌ−ランジ
スタＱ２のコレクタ・エミッタ間電圧ＶＣＥとコレクタ
・エミッタ間電流ｒｃｔとの関係を示す。すなわち、電
圧■。がトランジスタＱ２のコレクタ・ベース間耐圧、
例えば６ｖ、を越えるとコレクタ・ベース接合を介して
電流が流れ、この電流がベースからエミッタに流れるこ
とにより、コレクタ・エミッタ間電流■。が流れる。そ
して、電圧ＶＣＥがさらに上昇してトランジスタＱ２が
オンとなるとコレクタ・エミッタ間電圧が急激に低下す
る。以後、トランジスタＱｔのオン抵抗により電圧ＶＣ
Ｅの増加に応じて大きな電流が流れる。
スタＱ２のコレクタ・エミッタ間電圧ＶＣＥとコレクタ
・エミッタ間電流ｒｃｔとの関係を示す。すなわち、電
圧■。がトランジスタＱ２のコレクタ・ベース間耐圧、
例えば６ｖ、を越えるとコレクタ・ベース接合を介して
電流が流れ、この電流がベースからエミッタに流れるこ
とにより、コレクタ・エミッタ間電流■。が流れる。そ
して、電圧ＶＣＥがさらに上昇してトランジスタＱ２が
オンとなるとコレクタ・エミッタ間電圧が急激に低下す
る。以後、トランジスタＱｔのオン抵抗により電圧ＶＣ
Ｅの増加に応じて大きな電流が流れる。
したがうて、第１図の回路において入力端子ＩＮに正の
電圧が印加された場合、その電圧がトランジスタＱｔの
コレクタ・ベース間耐圧よりも高いときにトランジスタ
Ｑ２がオンとなる。したがって、入力端子ＩＮから第１
図矢印で示すようにトランジスタＱ２のコレクタ・ベー
ス、エミッタおよびキャパシタＣを通る経路、およびト
ランジスタＱ２のコレクタ、ベース、エミッタからトラ
ンジスタＱ、のコレクタを介してグランドにつながる経
路に放電電流が流れ入力回路ＩＮＣが保護される。
電圧が印加された場合、その電圧がトランジスタＱｔの
コレクタ・ベース間耐圧よりも高いときにトランジスタ
Ｑ２がオンとなる。したがって、入力端子ＩＮから第１
図矢印で示すようにトランジスタＱ２のコレクタ・ベー
ス、エミッタおよびキャパシタＣを通る経路、およびト
ランジスタＱ２のコレクタ、ベース、エミッタからトラ
ンジスタＱ、のコレクタを介してグランドにつながる経
路に放電電流が流れ入力回路ＩＮＣが保護される。
次に、入力端子ＩＮに負の電荷が印加された場合には、
トランジスタＱｚのベース・コレクタ間接合が順方向と
なりトランジスタＱｚとトランジスタＱ、を含むＰＮＰ
Ｎ ）ランジスタＴがオンとなる。
トランジスタＱｚのベース・コレクタ間接合が順方向と
なりトランジスタＱｚとトランジスタＱ、を含むＰＮＰ
Ｎ ）ランジスタＴがオンとなる。
これにより、入力端子ＩＮの電荷がグランドに放電され
入力回路ＩＮＧが保護される。
入力回路ＩＮＧが保護される。
なお、第１図の回路において、入力端子ＩＮの電圧が通
常使用範囲内、例えば０■から５■の範囲内、にある時
はトランジスタＱ２のベース・コレクタ間接合が逆バイ
アス状態となっているから入力端子ＩＮとキャパシタＣ
とが分離されており、したがって、キャパシタＣが通常
の動作に影響を与えることはない。
常使用範囲内、例えば０■から５■の範囲内、にある時
はトランジスタＱ２のベース・コレクタ間接合が逆バイ
アス状態となっているから入力端子ＩＮとキャパシタＣ
とが分離されており、したがって、キャパシタＣが通常
の動作に影響を与えることはない。
第３図は、本発明の他の実施例に係わる半導体装置に用
いられている放電回路を示す。同図の回路は、第１図の
回路におけるキャパシタＣをツェナーダイオードＺに置
き換えたものである。この回路は入力端子に定常的に印
加される静電電荷を放電することも可能なものであり、
ツェナーダイオードＺのツェナー電圧を変えることによ
り放電開始電圧を調節することができる。また、この回
路は第１図の回路のようにキャパシタＣを使用しないか
ら、半導体装置の構造上大容量のキャパシタを構成でき
ない場合等にも適用することができる。
いられている放電回路を示す。同図の回路は、第１図の
回路におけるキャパシタＣをツェナーダイオードＺに置
き換えたものである。この回路は入力端子に定常的に印
加される静電電荷を放電することも可能なものであり、
ツェナーダイオードＺのツェナー電圧を変えることによ
り放電開始電圧を調節することができる。また、この回
路は第１図の回路のようにキャパシタＣを使用しないか
ら、半導体装置の構造上大容量のキャパシタを構成でき
ない場合等にも適用することができる。
第４図は、本発明のさらに他の実施例に係わる半導体装
置に用いられている放電回路を示す。この回路において
は、トランジスタＱ、のベースを直接グランドに接続し
ている。したがって、放電開始電圧の任意設定はできな
いが、回路構造が簡単になりかつ定常的な静電電荷の放
電も可能となる。
置に用いられている放電回路を示す。この回路において
は、トランジスタＱ、のベースを直接グランドに接続し
ている。したがって、放電開始電圧の任意設定はできな
いが、回路構造が簡単になりかつ定常的な静電電荷の放
電も可能となる。
第５図は、前述の各放電回路のうち第３図の放電回路の
構造を例示するものである。同図（８１は、第３図の放
電回路の平面図、同図（ｂｌは、同図（ａｌのＡ−Ａ線
から見た断面図である。これらの図において、ＰＮＰ型
トランジスタＱ１は、Ｐ型半導体基板１をコレクタとし
、該基板１上に形成されたＮ型エピタキシャル層２をベ
ースとし、このエピタキシャル層２上に形成されたＰ型
拡散層３をエミッタとするものである。またＮＰＮＰＮ
Ｐ型トランジスタＱ２型エピタキシャル層２をエミッタ
とし、Ｐ型拡散層３をベースとし、Ｐ型拡散層３上に形
成されたＮ９型拡散層４をコレクタとするものである。
構造を例示するものである。同図（８１は、第３図の放
電回路の平面図、同図（ｂｌは、同図（ａｌのＡ−Ａ線
から見た断面図である。これらの図において、ＰＮＰ型
トランジスタＱ１は、Ｐ型半導体基板１をコレクタとし
、該基板１上に形成されたＮ型エピタキシャル層２をベ
ースとし、このエピタキシャル層２上に形成されたＰ型
拡散層３をエミッタとするものである。またＮＰＮＰＮ
Ｐ型トランジスタＱ２型エピタキシャル層２をエミッタ
とし、Ｐ型拡散層３をベースとし、Ｐ型拡散層３上に形
成されたＮ９型拡散層４をコレクタとするものである。
その場合、Ｎ゛型型数散層４Ｐ型拡散層３内に可能な限
り広く形成しトランジスタＱ２が逆方向トランジスタと
しても動作するような構造とされる。ツェナーダイオー
ドＺはＮ型エピタキシャルＮ２上に形成したＰ型拡散層
５とこのＰ型拡散層５上に形成したＮ゛型型数散層６の
間で形成され、Ｎ＋型型数散層６アルミ配線７によって
Ｎ型エピタキシャル層２上に形成したＮ゛型型数散層８
接続されている。これにより、ツェナーダイオードＺの
カソードとトランジスタＱ、のベースとの接続が行なわ
れる。また、ツェナーダイオードＺのアノードすなわち
Ｐ型拡散層５はアルミ配線９を介してグランドに接続さ
れている。なお、１０および１１はＮ゛゛埋込み層であ
り、１２はＰ°型アイソレーション層である。また、１
３は入力端子ＩＮにつながるアルミ配線層、１４は絶縁
膜である。
り広く形成しトランジスタＱ２が逆方向トランジスタと
しても動作するような構造とされる。ツェナーダイオー
ドＺはＮ型エピタキシャルＮ２上に形成したＰ型拡散層
５とこのＰ型拡散層５上に形成したＮ゛型型数散層６の
間で形成され、Ｎ＋型型数散層６アルミ配線７によって
Ｎ型エピタキシャル層２上に形成したＮ゛型型数散層８
接続されている。これにより、ツェナーダイオードＺの
カソードとトランジスタＱ、のベースとの接続が行なわ
れる。また、ツェナーダイオードＺのアノードすなわち
Ｐ型拡散層５はアルミ配線９を介してグランドに接続さ
れている。なお、１０および１１はＮ゛゛埋込み層であ
り、１２はＰ°型アイソレーション層である。また、１
３は入力端子ＩＮにつながるアルミ配線層、１４は絶縁
膜である。
なお、第５図（ｂｌにおける埋込み層１０及び１１は、
第５図（Ｃ）に示すようにＰ型拡散層３の下部を含めて
連続的に形成してもよい。
第５図（Ｃ）に示すようにＰ型拡散層３の下部を含めて
連続的に形成してもよい。
また、放電素子としてキャパシタを用いる場合あるいは
キャパシタと他の放電素子とを併用する場合は、縦型Ｐ
ＮＰ トランジスタＱ１のベース領域すなわちＮ・型
エピタキシャル層２の領域は可能な限り広くとりＰ型基
＋７ｉ １との間に大きな容量を持たせるようにする。
キャパシタと他の放電素子とを併用する場合は、縦型Ｐ
ＮＰ トランジスタＱ１のベース領域すなわちＮ・型
エピタキシャル層２の領域は可能な限り広くとりＰ型基
＋７ｉ １との間に大きな容量を持たせるようにする。
（発明の効果）
以上のように、本発明によれば、従来のようにキャパシ
タ等の放電素子が通常動作に影響を与えないようにする
ためＰＮＰ型トランジスタのベースを最高電位に接続す
る必要がな（なり、回路構造が節単になると共に、正負
両極性の静電電荷を的も１に放電して半導体装置の静電
耐圧を向上させることが可能となる。
タ等の放電素子が通常動作に影響を与えないようにする
ためＰＮＰ型トランジスタのベースを最高電位に接続す
る必要がな（なり、回路構造が節単になると共に、正負
両極性の静電電荷を的も１に放電して半導体装置の静電
耐圧を向上させることが可能となる。
第１図は本発明の１実施例に係わる半導体’Ａｉｆｉに
用いられている静電電荷放電回路を示すブロック回路図
、第２図は第１図の回路に用いられているＮＰＮ逆トラ
ンジスタの特性を示すグラフ、第３図および第４図はそ
れぞれ本発明の他の実施例に係る半導体装置に用いられ
ている放電回路を示すブロック回路図、第５図（ａｌは
第３図の放電回路の構造を示す平面図、そして第５図（
ｂ）及び（Ｃ）はそれぞれ第５図（ａ）におけるＡ−Ａ
線から見た断面図である。 ＩＮ二人力端子、 ＩＮＣ：入力回路、 Ｔ：複合トランジスタ素子、 Ｑ、、Ｑ、：）ランジスタ、 Ｃ：キャパシタ、 Ｚ：ツェナーダイオード、 １：Ｐ型半導体基板、 ２：Ｎ型エピタキシャル層、 ３：Ｐ型拡散層、 ４：Ｎ゛型型数散層 ５：Ｐ型拡散層、 ５．３：Ｎ”型拡散層、 ７、 ９．．１３ニアルミ配線層、 １０ 、１１ 、１５： Ｎ”型埋込み層、１２：Ｐ“
型アイソレーション層、 １４ ： 重色縁膜。
用いられている静電電荷放電回路を示すブロック回路図
、第２図は第１図の回路に用いられているＮＰＮ逆トラ
ンジスタの特性を示すグラフ、第３図および第４図はそ
れぞれ本発明の他の実施例に係る半導体装置に用いられ
ている放電回路を示すブロック回路図、第５図（ａｌは
第３図の放電回路の構造を示す平面図、そして第５図（
ｂ）及び（Ｃ）はそれぞれ第５図（ａ）におけるＡ−Ａ
線から見た断面図である。 ＩＮ二人力端子、 ＩＮＣ：入力回路、 Ｔ：複合トランジスタ素子、 Ｑ、、Ｑ、：）ランジスタ、 Ｃ：キャパシタ、 Ｚ：ツェナーダイオード、 １：Ｐ型半導体基板、 ２：Ｎ型エピタキシャル層、 ３：Ｐ型拡散層、 ４：Ｎ゛型型数散層 ５：Ｐ型拡散層、 ５．３：Ｎ”型拡散層、 ７、 ９．．１３ニアルミ配線層、 １０ 、１１ 、１５： Ｎ”型埋込み層、１２：Ｐ“
型アイソレーション層、 １４ ： 重色縁膜。
Claims (1)
- 半導体基板をコレクタとする縦型トランジスタのエミ
ッタ領域上に該エミッタ領域と反対導電型の半導体領域
を設け、該半導体領域と該縦型トランジスタのエミッタ
およびベースとによって該縦型トランジスタと逆導電型
のトランジスタを構成し、該半導体領域を引出し端子に
接続するとともに、該縦型トランジスタのベースを放電
素子を介してまたは直接前記半導体基板に接続したこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389684A JPS6173363A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389684A JPS6173363A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173363A true JPS6173363A (ja) | 1986-04-15 |
Family
ID=16315542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19389684A Pending JPS6173363A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539233A (en) * | 1993-07-22 | 1996-07-23 | Texas Instruments Incorporated | Controlled low collector breakdown voltage vertical transistor for ESD protection circuits |
-
1984
- 1984-09-18 JP JP19389684A patent/JPS6173363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539233A (en) * | 1993-07-22 | 1996-07-23 | Texas Instruments Incorporated | Controlled low collector breakdown voltage vertical transistor for ESD protection circuits |
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