JPH0422163A - 半導体回路の保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要； 静電気から半導体回路を保護するための保護装置に関し
、 放電抵抗と動作開始電圧を低減し、かつ、保護素子自身
の静電破壊耐圧を高くすることを目的とし、 一導電型半導体層の表層シこ形成した反対導電型層と、
該反対導電型層の一部領域の表層に形成した一導電型層
と、該一導電型層に接続される第一の配線電極と、前記
反対導電型層及び前記一導電型半導体層に導通する第二
の配線電極とを含み構成する。

〔産業上の利用分野〕

本発明は、半導体回路の保護装置に関し、より詳しくは
、静電気から半導体回路を保護するための保護装置に関
する。

〔従来の技術］ 半導体装置に侵入する静電気から半導体回路を保護する
ため、第６図に示すように、半導体装置の入出力端子ｔ
０〜１．に保護装置６ｏを接続し、外部から侵入した静
電気のエネルギーを保護装置６０を通して接地線ＧＮＤ
や電源線Ｖｄｄに放出し、静電気が内部回路６１に人な
いようにしている。

このような半導体装置においては、通常のデータ信号を
内部回路６Ｉに入出力させる一方、数百〜数千ボルトの
静電気だけを保護素子６０に流す必要があるため、保護
素子６０は、ダイオードやバイポーラトランジスタのｐ
ｎ接合の特性を用いたものがほとんどであり、その動作
は順方向のみでなく、入出力端子ｔ０〜ｔ１にかかる正
の静電気に対して逆方向で動作させる構造のものがあり
、その動作はｐｎ接合のブレークダウン現象を用いてい
る。

ところで、性能の高い保護素子６０の条件としては、動
作開始電圧が低く、低抵抗で安定した放電パスを有し、
しかも、保護素子自身の静電破壊耐圧が高いことが要求
される。

ｐｎ接合の逆方向で動作させる保護素子には、第３．４
図に例示するようなｎｐｎ　）ランジスタが使用されて
おり、このトランジスタ３０は、ｐ型半導体基板３１に
積層されたｎ型エピタキシャル層３２のうち保護素子形
成領域の側部をｐ゛型アイソレーション層３３によって
囲み、その中央上層にバイポーラトランジスタ３０のベ
ースｂとなるｐ゛型型数散層３４形成し、その中の一例
寄りの上層にエミッタｅとなるｎ゛型型数散層３５形成
し、また、Ｐ゛型型数散層３４ｐ°アイソレーション層
３３との間に深いｎ゛型型数散層３６設けてエピタキシ
ャル層３２底面のｎ゛゛埋込層３７の一部に接続すると
ともに、ｐ゛型型数散層３４埋込層３７との間のエピタ
キシャルＮ３２をコレクタ層Ｃとしている。

このようなトランジスタ３０のブレークダウン現象を利
用した保護素子は、第３図に例示すように、エミッタｅ
とベースｂとを電極配線３８により短絡して半導体装置
の入出力端子の低圧側に接続するとともに、コレクタＣ
をその入力端子の高圧側に接続する構造のＥＢ短絡型保
護素子６３があり、また、第４図に例示するように、コ
レクタＣとエミ、りｅとを電極配線４１により接続して
これを入力端子の高圧側に接続し、ベースｂを低圧側に
取付ける構造のＣＥ短絡型保護素子６４がある。

ＥＢ短絡型保護素子６３によれば、これを半導体装置の
入出力端子に接続した状態で、静電気が入ると、ベース
ｂ・コレクタＣ間の電圧がブレークダウン電圧に達した
時点でベース電流が流れる。

また、この素子ではベース抵抗により、ブレークダウン
によるベース電流を引き金としてバイポーラトランジス
タの動作が生し、その増幅度ｈＦＥが１００〜２００と
傷いために、放電経路は、ブレークダウンによるベース
ト１コレクタ０間のパスから、バイポーラ動作によるコ
レクタＣ・エミッタ０間のパスに切り替わることになる
。

一方、ＣＥ短絡型素子６４によれば、エミッタｅ・ヘー
スｂ間でツェナー効果が生して静電気エネルギが入力端
子の低圧側に流れるが、コレクタＣ・ヘースｂ間ではコ
レクタＣの不純物濃度が低く、高耐圧であるためにブレ
ークダウンは生しない。

〔発明が解決しようとする課題］ これらの保護素子６３．６４の性能を、スイッチ及び抵
抗というイメージで置き換えることにより、上記した２
つの保護素子６３．６４を動作電圧と抵抗によって評価
する試験を行った結果、第５図に示すような特性が得ら
れた。また、それぞれの保護素子６３．６４について静
電破壊試験を行ったところ、第１表に示すような結果が
得られた。　　　　　　　　　　（以下余白）第１表 この試験は、第７図に示すように、コンデンサ７０の両
端に第１のスイッチ７１を介して電源７３の電圧を印加
可能にするとともに、コンデンサ７０の電圧を第２のス
イッチ７２によって保護素子の二端子に印加するように
したものである。この装置において、ます、第１のスイ
ンチア１をＯＮにして電荷をコンデンサ７０に蓄積した
後にそのスイッチ７１を開き、その直後に第２のスイッ
チ７２をＯＮにしてコンデンサ７０の電圧を瞬間的に保
護素子６３．６４にかけ、その保護素子６３．６４に流
れる電流の大きさをオシロスコープ等により検出するこ
とにより、ブレークダウン電圧値、放電抵抗値及び破壊
電圧を調べる。

この試験結果によれば、ＥＢ短絡型保護素子６３はｐｎ
接合の面積が広いために電圧破壊に達する値が高（（第
１表）、Ｅ［ＡＪ規格の耐圧３００Ｖといった値を越え
ているが、コレクタＣの不純物濃度が低いためにブレー
クダウン電圧が高くなり（第５回）、今後さらに微細化
される半導体回路の被保護素子に対応できなくなるとい
った問題がある。

また、ＣＥ短絡型素子６４では、動作開始電圧はＥＢ短
絡型に比べて低く（第５図）、微細化された被保護素子
に対応する特性を得られるが、フレークダウンによる電
流がエミッタｅとコレクタＣの最短経路、即ちエミッタ
ｅの側部に集中することになるために破壊電圧がＥＩＡ
Ｊ規格値よりも小さくなって（第１表）、静電気により
保護素子自体が破壊され易くなり、保護素子としての機
能を果たせなくなるといった不都合が生しる。

本発明はこのような問題に鑑みてなされたものであって
、低抵抗であり動作開始電圧を低減するとともに、保護
素子自身の静電破壊耐圧を高くすることができる半導体
＠路の保護装置を提供することを目的とする。

Ｃ１題を解決するための手段フ 上記した課題は、第１図に例示するように、導電型半導
体層２０表層に形成した反対導電型層５と、該反対導電
型層５の一部領域の表層に形成した一導電型層６と、該
一導電型層６に導通ずる第一の配線電極１２と、前記反
対導電型層５及び前記一導電型半導体層２に導通ずる第
二の配線電極１３とを備えたことを特徴とする半導体回
路の保護装置、 または、反対導電型層５と前記第二の配線電極１３との
間に抵抗を接続したことを特徴とする半導体回路の保護
装置、 または、バイポーラトランジスタのベースとコレクタを
短絡して第１の電極に接続するとともに、前記バイポー
ラトランジスタのエミッタを第２の電極に接続すること
を特徴とする半導体回路の保３Ｉ装置、 または、前記ベースを、抵抗を介して第１の電極に接続
することを特徴とする半導体回路の保護装置ムこよって
達成する。

〔作　用〕

本発明ムこよれば、コレクタとなる一導電型半導体層２
と、ベースとなる反対！電型層５とを配線電極１３によ
り短絡するか、または、ベース側に抵抗を接続して、ベ
ースとコレクタとを接続することニこより保護装置を構
成するようにしている。

このため、エミッタとなる一Ｒ電型層６に尚電圧がかか
り、エミッタ・ベース間にブレークダウンが始まると、
反対導電型層５のベース抵抗によってベース・コレツク
間が順バイアスとなる。

したがって、コレクタからキャリアが注入されるように
なって、このキャリアが逆方向のバイポーラ動作に寄与
し、ベースとなる反対導電型層５の厚さ方向に電流パス
が流れ、エミッタとなる一導電型層６の横方向の電流集
中が減少することにな二ノ場合、逆方向のバイポーラ動
作の増幅率ｈＦＥは０．６程度となり、通常のバイポー
ラトランジスタのｈＦＥの１／１００以下となるために
、バイポーラ動作が優勢に作用せずに均等な電流経路が
横と縦の２方向に形成されることになるため、エミッタ
の横方向に電流が集中したり、あるいは、縦方向にだけ
電流が集中することがなくなり、第２図に例示するよう
に、従来装置と比較すると同し動作電圧に対して半分以
下の放電抵抗が得られることになる。

また、各場所の電流密度は半分になり、入力の静電気の
電荷量は一定であるため、第２表に例示するように、同
しエミッタ・ハース間放電を用いるコレクタ・エミッタ
短絡型保護素子と比較しても２倍近い静電気破壊耐圧が
得られることになる。

〔実施例］ そこで、以下に本発明の詳細を図面に基づいて説明する
。

第１図は、本発明の一実施例を示す装置の平面図、断面
図及び等価回路図であって、図中符号１は、シリコン等
よりなるｐ型半導体基板で、この上には、ｎ型のエピタ
キシャル層２が約６μｍ積層され、また、保護素子形成
領域における半導体基板１とエピタキシャル層２０間に
は厚さｌｕｍ程度のｎ°°埋込層３が設けられており、
埋込層３の上のエピタキシャル層２がバイポーラトラン
ジスタのコレクタ層Ｃとなるように構成されている。

４は、保護素子形成領域の側部を囲む位置に形成された
ｐ゛型アイソレーション層で、エピタキシャル層２の上
部から半導体基板１の表層に達する深さとなるように形
成されている。

５は、埋込層３上方にあるエピタキシャル層２の表層中
央に平面矩形状に設けられた深さ２μｍ程度のＰ゛型型
数散層、このｐ０型拡散層５内の一側寄りには、深さｌ
ｕｍのｎ°型型数散層６形成されており、Ｐ゛型型数散
層５ベース層Ｂとなり、ｎ゛型型数散層６エミツタ層Ｅ
となるように構成されている。

７は、ｐ゛型型数散層５囲む領域に非接触状態で形成さ
れたｎ゛型のコレクタ導電層で、その底の一部が埋込層
３に達する深さに形成されており、このコレクタ導電層
７を通して埋込層３ムこ電圧を印加するよう０こ構成さ
れている。

８は、エビタキンヤルＲ２を覆うＳ’＋Ｏ２膜で、この
５ｉＯｚ膜８のうち、Ｐ゛型型数散層５ｎ°型型数散層
６びコレクタ導電層７の上に：よそれぞれコンタクトホ
ール９〜工１が形成されており、ｎ゛型型数散層６上の
コンタクトホール９にはアルミニウム等よりなる第一の
配線電極Ｉ２が接続され、また、ｐ°型型数散層５コレ
クタ導電Ｎ７の上のコンタクトホール１０．１１にはア
ルミニウム等よりなる第二の配線量ｉ１３が接続されて
おり、これによりＣＢ短絡型の保護素子Ｔが構成される
ことになる。

なお、エピタキシャル層２の不純物濃度は２×１０　”
／Ｃ１，！、ｐ゛型型数散層５不純物濃度はＩ×１０“
８／ｃｔＡ、ｎ゛型型数散層６不純物濃度は２×１０”
／ｃｎである。

次に、上記した実施例の作用について説明する。

上記実施例において、保護素子下の２つの配線電極１２
．１３を、例えば第６図（ａ）に示すような半導体装置
の入力端子ｔ。、ｔｌに接続してその内部回路６１を静
電気から保護するようにするが、鳥い信号電圧Ｖｄｄを
印加する端子１．に保護素子Ｔの第一の配線電極１２を
接続し、また、もう一方の端子ｔ。に第二の配線電極１
３を接続する。

そして、このような状態で、端子ｔ、に静電スが入って
数百〜数千ボルトの高い正の電圧が瞬間的に印加される
と、ベース層Ｂとエミッタ層Ｅ間にフレークダウン等の
現象が生して電流が流れ、他方の端子ｔ０を通して静電
気のエネルギーを放出することになる。

ここで、第７図に示すような試験装置を用いて本発明の
保護素子の動作電圧、放電抵抗値測定及び＃１１電破壊
耐圧試験を行ったところ、第２図及び第２表に示す結果
が得られた。

第２表 この場合の保護素子Ｔは、エミツタ層Ｅの平面積を２５
２μｍ２としたものを使用し、また、保護素子を２個ま
たは４個並列に接続して保護装置として構成した。

この試験は、電源電圧の大きさを調整して第１のスイッ
チ７１を閉じることにより、コンデンサ７０に電荷を蓄
積した後に、第１のスイッチ７１を開く。そして、第２
のスインチア２を閉しることによりコンデンサ７０の電
圧を保護装置に印加してこれを動作させた。

この結果、動作電圧と放電抵抗の関係は第２図に示すよ
うになり、動作電圧が５０Ｖ以上では従来のＣＥ短絡型
保護装置に比べて放電抵抗が半分となり、５０Ｖ以下で
はそれ以下となることが明らかになり、内部回路６１に
かかる電圧値を低減することが可能になる。

本発明における特性は、保護素子Ｔが並列に２個接続す
る場合と、４個接続する場合と比較してもほぼ同一の特
性となることが明らかになった。

この場合のブレークダウン電圧はＩＯＶ以下である。

また、本発明のＣＢ短絡型保護素子Ｔによれば、第２表
に示すように、並列に２個接続した場合の絶縁耐圧が３
５０Ｖ、４個並列にした場合には絶縁耐圧が５６０Ｖと
なり、ＩＩＡＪ規格の３ｏ。

■を上回ることになり、耐圧が十分確保されており、し
かも、従来のＣＥ短絡型保護素子と比較しても２倍程度
向上していることが明らかになった。

このような特性が得られた理由としては、次のように考
えられる。

即ち、エミツタ層Ｅに筋電圧がかかり、エミッタ・ベー
ス間にブレークダウンが始まると、ペース抵抗によりベ
ース・コレクタ間に順バイアス電圧がかかる。このため
、コレクタ層Ｃからキャリアが注入されるようになり、
逆方向のバイポーラ動作が始まる。このようになると、
ベース層Ｂの厚さ方向に電流パスが流れ、エミツタ層Ｅ
の横方向への電流集中が減少する。

この場合、逆方向のバイポーラ動作による増幅率ｈＦＥ
は０．６程度となり、通常のバイポーラトランジスタの
ｈＦｔの１／１００以下となるために、バイポーラ動作
が優勢に作用せずに均等な電流経路が横と樅の２方向に
形成されることになり、従来のＣＥ短絡型保護素子のよ
うにエミッタの横方向に電界が集中したり、あるいは、
ＥＢ短絡型保護素子のように縮方向にだけ電流が集中す
ることがなくなり、放電の抵抗の大きさは半分以下にな
る。

また、各場所の電流密度は半分で、入力の静電気チャー
ジ量は一定であるため１、同しエミ、タベース間放電を
用いる従来のＣＥ短絡型保護素子と比較して２倍近い静
電気破壊耐圧が得られることになる。

また、上記した実施例では、ＣＢ短絡型保護素子Ｔの２
つの配線電極１２．１３を半導体装置の入出力端子に直
に接続するようにしたか、ＣＢ短絡型保護素子Ｔのベー
ス層Ｂに抵抗を接続することによって−・−ス抵抗の効
果をさらに高め、バイポーラ動作の寄与を早めることも
できる。

〔発明の効果） 以上述べたように本発明によれば、コレクタとなる一導
電型半導体層と、ベースとなる反対導電型層とを電極に
より短絡するか、または、ベース側に抵抗を接続してベ
ースとコレクタとを接続することにより保護装置を構成
したので、エミッタとなる一導電型層に高電圧の静電気
が入り、エミッタ・ベース間にブレークダウンが始まる
と、反対導電型層のベース抵抗によってベース・コレク
タ間が順バイアスとなり、コレクタがらキャリアが注入
され、逆方向のバイポーラ動作が始まり、ベースとなる
反対導電型層の厚さ方向に電流パスが流れ、エミッタと
なる一導電型層の横方向の電流集中が減少する。

この場合、逆方向のバイポーラ動作の増幅早番−極めて
低く、バイポーラ動作が優勢に作用せず、エミッタとな
る一導電型層の横と縦の２方向にた等な電流経路が形成
され、放電抵抗を大幅に低温することが可能になる。

また、各場所の電流密度は半分になり、入力Ｃ＃１！電
気チャージ量は一定であるため、第２表に佼示するよう
に、高い静電気破壊耐圧を得ること力できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す装置の平面図、断面
図及び等価回路図、 第２図は、本発明の一実施例装置と従来装置における動
作電圧と放電抵抗との関係を示す特性図第３図は、従来
装置の第１例を示す平面図、断面図及び等価回路図、 第４図は、従来装置の第２例を示す平面図、断面図及び
等価回路図、 第５図は、従来装置における動作電圧と放電抵抗との関
係を示す特性図、 第６図は、保護装置の接続例を示す回路図、第７図は、
保護装置の試験方法を示す等価回路図である。 （符号の説明） Ｔ・・・ＣＢ短絡型保護素子、 １・・・半導体基板、 ２・・・エピタキシャル層、 ３・・・埋込層、 ４・・・アイソレーション層、 ５・・・ｐ゛型型数散層ベース層）、 ６・・・ｎ゛型型数散層エミンタ層）、７・・・コレク
タ導電層、 ８・・・５ｉｎ２膜、 ９〜１１・・・コンタクトホール、 １２．１３・・・配線電極。 出　願　人　　富士通株式会社

Claims (4)

【特許請求の範囲】
1. （１）一導電型半導体層（２）の表層に形成した反対導
   電型層（５）と、 該反対導電型層（５）の一部領域の表層に形成した一導
   電型層（６）と、 該一導電層（６）に導通する第一の配線電極（１２）と
   、 前記反対導電型層（５）及び前記一導電型半導体層（２
   ）に導通する第二の配線電極（１３）とを備えたことを
   特徴とする半導体回路の保護装置。
2. （２）請求項１に記載の反対導電型層（５）と第二の配
   線電極（１３）との間に抵抗を接続したことを特徴とす
   る半導体回路の保護装置。
3. （３）バイポーラトランジスタのベースとコレクタを短
   絡して第１の電極に接続するとともに、前記バイポーラ
   トランジスタのエミッタを第２の電極に接続することを
   特徴とする半導体回路の保護装置。
4. （４）請求項３に記載のベースを、抵抗を介して第１の
   電極に接続することを特徴とする半導体回路の保護装置
   。