JPH073854B2 - 複合半導体装置 - Google Patents
複合半導体装置Info
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- JPH073854B2 JPH073854B2 JP60282845A JP28284585A JPH073854B2 JP H073854 B2 JPH073854 B2 JP H073854B2 JP 60282845 A JP60282845 A JP 60282845A JP 28284585 A JP28284585 A JP 28284585A JP H073854 B2 JPH073854 B2 JP H073854B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は絶縁ゲートを有する素子を含む複合半導体装置
に係り、特に電力制御に好適な半導体装置に関する。
に係り、特に電力制御に好適な半導体装置に関する。
従来から良く知られている過電流保護回路は、「アナロ
グ集積回路の解析と設計」ピー・アール・グレイ他、第
315頁、1977年（ジヨン・ウイレイ・アンドソンズ）（A
nalysis and Design of Analog Integrated Circuit」
P.R.Gray ＆ R.G.Meyer P315 1977,（John Wiley ＆ So
ns Inc.）に示されるごとく、バイポーラトラジスタと
抵抗とから成る回路である。この図からもわかるように
主素子はバイポーラトランジスタであり、それがMOSFET
についてはこれまで何ら配慮されていなかつた。
グ集積回路の解析と設計」ピー・アール・グレイ他、第
315頁、1977年（ジヨン・ウイレイ・アンドソンズ）（A
nalysis and Design of Analog Integrated Circuit」
P.R.Gray ＆ R.G.Meyer P315 1977,（John Wiley ＆ So
ns Inc.）に示されるごとく、バイポーラトラジスタと
抵抗とから成る回路である。この図からもわかるように
主素子はバイポーラトランジスタであり、それがMOSFET
についてはこれまで何ら配慮されていなかつた。
本発明の目的は、過電流保護回路を有する絶縁ゲート形
複合半導体装置を提供することである。
複合半導体装置を提供することである。
従来、MOSFETを用いた回路においては、MOSFETにおける
電流の温度係数が大電流レベルでは負であることから、
過電流保護回路をMOSFETで構成することは知られていな
かつた。ところが、MOSFETのチヤンネル領域の不純物濃
度を増大させると電流の温度係数が大電流レベルまで正
になるという現象が見い出された。そのためMOSFET回路
においても、過電流保護回路が必要となる。本発明は、
過電流保護回路を主素子となるMOSFETと同一チツプに集
積化した新しい構造の複合半導体装置に関する。
電流の温度係数が大電流レベルでは負であることから、
過電流保護回路をMOSFETで構成することは知られていな
かつた。ところが、MOSFETのチヤンネル領域の不純物濃
度を増大させると電流の温度係数が大電流レベルまで正
になるという現象が見い出された。そのためMOSFET回路
においても、過電流保護回路が必要となる。本発明は、
過電流保護回路を主素子となるMOSFETと同一チツプに集
積化した新しい構造の複合半導体装置に関する。
本発明の代表的実施形態による複合半導体装置は、過電
流保護回路をMOSFETで構成した際に、共通ソース端子の
電圧よりも負の電圧が共通ゲート端子に印加された際に
過電流保護用MOSFETの寄生ダイードに電流が流れること
を防止する挿入ダイオードを、共通ゲート端子と過電流
保護用MOSFETのドレインとの間に接続したことを特徴と
する。
流保護回路をMOSFETで構成した際に、共通ソース端子の
電圧よりも負の電圧が共通ゲート端子に印加された際に
過電流保護用MOSFETの寄生ダイードに電流が流れること
を防止する挿入ダイオードを、共通ゲート端子と過電流
保護用MOSFETのドレインとの間に接続したことを特徴と
する。
以下、本発明の参考例と実施例とを図面を参照してより
詳細に説明する。
詳細に説明する。
参考例１ 第１図が回路構成図、第２図が主要部の断面構造図であ
る。
る。
Q1が主素子となるMOSFET、Q2が主素子と並列に接続され
た過電検出用のMOSFET、R1がその過電流検出用抵抗、Q3
及びR2が過電流保護用のMOSFET及び抵抗である。
た過電検出用のMOSFET、R1がその過電流検出用抵抗、Q3
及びR2が過電流保護用のMOSFET及び抵抗である。
半導体基板として、ｎ形シリコン速板１（比抵抗0.01〜
0.02Ω・cm）上にｎ型低濃度不純物層２（厚さ10μm,比
抵抗２Ω・cm）を形成したものを用いる。３はｐ形拡散
層で、その一部がMOSFETのチヤンネル領域となり、表面
濃度が４×1017cm-3、深さが３μｍである。4,5,6,7は
高濃度のｎ形拡散層で、深さが１μｍである。８はMOSF
ETのゲート酸化膜で、厚さが50nmである。9,10,11は高
濃度に不純物がドープされた多結晶シリコンで、厚さが
300nmである。12は裏面に取り付けられたドレイン13,1
4,15,16は金属電極である。ここで５がR1の抵抗層9,10,
11がそれぞれQ1，Q2，Q3の各ゲート電極、13がソース電
極、17がR2を介してゲート電極端子に接続されている。
0.02Ω・cm）上にｎ型低濃度不純物層２（厚さ10μm,比
抵抗２Ω・cm）を形成したものを用いる。３はｐ形拡散
層で、その一部がMOSFETのチヤンネル領域となり、表面
濃度が４×1017cm-3、深さが３μｍである。4,5,6,7は
高濃度のｎ形拡散層で、深さが１μｍである。８はMOSF
ETのゲート酸化膜で、厚さが50nmである。9,10,11は高
濃度に不純物がドープされた多結晶シリコンで、厚さが
300nmである。12は裏面に取り付けられたドレイン13,1
4,15,16は金属電極である。ここで５がR1の抵抗層9,10,
11がそれぞれQ1，Q2，Q3の各ゲート電極、13がソース電
極、17がR2を介してゲート電極端子に接続されている。
本構造の特徴は、過電流保護回路をMOSFET及び抵抗にて
構成し、それら主素子と同一チツプ上に集積化したこと
である。ここでQ1は耐圧が60V、電流容量が30A、Q2は同
一耐圧で電流容量が0.1A、R1は50Ωである。またQ3はし
きい電圧が2.5Vであり、R2は100Ωである。本構造にお
いては、Q1，Q2に過大電流が流れると16の電位が上昇し
てQ3をオンさせ、17の電位を低下させ、Q1の電流を制限
するように働く。その結果、本素子のMOSFETには過大電
流が流れずいかなる負荷状態においても安定に動作す
る。ここでQ3を飽和領域で動作させると、低電流レベル
では温度上昇につれて、電流が増加する。そのため、
Q1，Q2のゲート電位を低下させQ1の熱的な暴走を防止す
ることができる。
構成し、それら主素子と同一チツプ上に集積化したこと
である。ここでQ1は耐圧が60V、電流容量が30A、Q2は同
一耐圧で電流容量が0.1A、R1は50Ωである。またQ3はし
きい電圧が2.5Vであり、R2は100Ωである。本構造にお
いては、Q1，Q2に過大電流が流れると16の電位が上昇し
てQ3をオンさせ、17の電位を低下させ、Q1の電流を制限
するように働く。その結果、本素子のMOSFETには過大電
流が流れずいかなる負荷状態においても安定に動作す
る。ここでQ3を飽和領域で動作させると、低電流レベル
では温度上昇につれて、電流が増加する。そのため、
Q1，Q2のゲート電位を低下させQ1の熱的な暴走を防止す
ることができる。
しかし、この参考例１では共通ソース端子Ｓの電圧より
も負の電圧が共通ゲート端子Ｇに印加されると、過電流
保護用のMOSFETQ3のバックゲート基板であるＰ形拡散層
３をアノードとし、高濃度Ｎ形ソース拡散層７をカソー
ドとする寄生ダイオードに電流が流れることになる。
も負の電圧が共通ゲート端子Ｇに印加されると、過電流
保護用のMOSFETQ3のバックゲート基板であるＰ形拡散層
３をアノードとし、高濃度Ｎ形ソース拡散層７をカソー
ドとする寄生ダイオードに電流が流れることになる。
また、この際の電流はベース電流となって、ｎ形低濃度
不純物層２をコレクタとし、ｐ形拡散層３をベースと
し、高濃度のｎ形ソース拡散層７をエミッタとする寄生
npnバイポーラトランジスタが導通し、共通ドレイン端
子Ｄから共通ゲート端子Ｇに大電流が流れ、素子破壊が
生じると言う危険性がある。
不純物層２をコレクタとし、ｐ形拡散層３をベースと
し、高濃度のｎ形ソース拡散層７をエミッタとする寄生
npnバイポーラトランジスタが導通し、共通ドレイン端
子Ｄから共通ゲート端子Ｇに大電流が流れ、素子破壊が
生じると言う危険性がある。
参考例２ 他の参考例を示す主要部の断面構造図を第３図に示す。
本構造では、第１図における抵抗R1，R2を絶縁膜上の多
結晶シリコン18,19により形成している。この多結晶シ
リコンは、厚さが300nm、シート抵抗が10Ω／口であ
る。この結果、浮遊容量の影響など低減でき、設計の自
由度が向上した。なお、過電流保護に関しては、参考例
１とほとんどそん色がなかつた。
本構造では、第１図における抵抗R1，R2を絶縁膜上の多
結晶シリコン18,19により形成している。この多結晶シ
リコンは、厚さが300nm、シート抵抗が10Ω／口であ
る。この結果、浮遊容量の影響など低減でき、設計の自
由度が向上した。なお、過電流保護に関しては、参考例
１とほとんどそん色がなかつた。
しかしながら、この参考例２においては、参考例１と同
様に、共通ソース端子Ｓの電圧よりも負の電圧が共通ゲ
ート端子Ｇに印加されると、過電流保護用のMOSFETの寄
生ダイオードに電流が流れることにより、寄生npnバイ
ポーラトランジスタが導通して、共通ドレイン端子Ｄか
ら共通ゲート端子Ｇに大電流が流れ、素子破壊が生じる
と言う危険性がある。
様に、共通ソース端子Ｓの電圧よりも負の電圧が共通ゲ
ート端子Ｇに印加されると、過電流保護用のMOSFETの寄
生ダイオードに電流が流れることにより、寄生npnバイ
ポーラトランジスタが導通して、共通ドレイン端子Ｄか
ら共通ゲート端子Ｇに大電流が流れ、素子破壊が生じる
と言う危険性がある。
実施例１ この実施例を示す回路構造成図を第４図に示す。ここで
は、MOSFET Q31のドレイン−基板間が負バイアスされた
場合に流れる電流を阻止するためにダイオードD1を挿入
している。この結果、ゲート電極端子に負電圧が印加さ
れても、ゲート−ソース間に電流が流れることなく動作
する。
は、MOSFET Q31のドレイン−基板間が負バイアスされた
場合に流れる電流を阻止するためにダイオードD1を挿入
している。この結果、ゲート電極端子に負電圧が印加さ
れても、ゲート−ソース間に電流が流れることなく動作
する。
参考例３ 他の参考例を示す回路構成図を第５図に示す。ここで
は、主素子として、MOSFETの代りにキヤリア注入形の絶
縁ゲート形トランジスタ（IGT）Q4，Q5を用いている。I
GTの場合、MOSFETに比べてキヤリア注入形のため電流容
量が増大して過電流が流れやすい状態となるため、過電
流保護回路の効果が大きい。
は、主素子として、MOSFETの代りにキヤリア注入形の絶
縁ゲート形トランジスタ（IGT）Q4，Q5を用いている。I
GTの場合、MOSFETに比べてキヤリア注入形のため電流容
量が増大して過電流が流れやすい状態となるため、過電
流保護回路の効果が大きい。
しかし、この参考例３においても、共通ソース端子Ｓの
電圧よりも負の電圧が共通ゲート端子Ｇに印加される
と、同様に電流が流れ、この電流をベース電流とする寄
生npnトランジスタが導通し、素子破壊の危険性が有る
と言う問題がある。
電圧よりも負の電圧が共通ゲート端子Ｇに印加される
と、同様に電流が流れ、この電流をベース電流とする寄
生npnトランジスタが導通し、素子破壊の危険性が有る
と言う問題がある。
実施例２ 他の実施例を示す回路構成図を第６図に示す。ここで
は、電流検出用の抵抗R1とMOSFETQ2との間に抵抗R3を挿
入して、Q2及びQ1のゲート電位の低下を抑えている。こ
こで、R1を50Ω，R3を10Ωに設定した。このようにR3が
挿入できることで、設計の自由度が拡大できる。
は、電流検出用の抵抗R1とMOSFETQ2との間に抵抗R3を挿
入して、Q2及びQ1のゲート電位の低下を抑えている。こ
こで、R1を50Ω，R3を10Ωに設定した。このようにR3が
挿入できることで、設計の自由度が拡大できる。
この実施例においても、挿入されたダイオードD1は、ゲ
ート・ソース間の電流を防ぐという効果がある。
ート・ソース間の電流を防ぐという効果がある。
本発明によれば、MOSFETやIGTの過電流保護回路が同一
チツプ上に内蔵できるので、いかなる負荷状態において
も安定に動作するという効果がある。また、MOSFETやIG
Tの熱暴走という現象に対しても十分な防止効果が認め
られた。
チツプ上に内蔵できるので、いかなる負荷状態において
も安定に動作するという効果がある。また、MOSFETやIG
Tの熱暴走という現象に対しても十分な防止効果が認め
られた。
第１図は本発明の参考例１の回路構成図、第２図は第１
図に関連した主要部の断面構造図、第３図は本発明の参
考例２の断面構造図、第４図は本発明の実施例１を示す
回路構成図、第５図は本発明の参考例３を示す回路構成
図、第６図は本発明の実施例２を示す回路構成図であ
る。 １…ｎ形シリコン基板、２…ｎ形低濃度不純物層、３…
ｐ形拡散層、4,5,6,7…ｎ形拡散層、８…ゲート酸化
膜、9,10,11…多結晶シリコン、12,13,14,15,16,19,20
…金属電極、18,19…多結晶シリコン抵抗層。
図に関連した主要部の断面構造図、第３図は本発明の参
考例２の断面構造図、第４図は本発明の実施例１を示す
回路構成図、第５図は本発明の参考例３を示す回路構成
図、第６図は本発明の実施例２を示す回路構成図であ
る。 １…ｎ形シリコン基板、２…ｎ形低濃度不純物層、３…
ｐ形拡散層、4,5,6,7…ｎ形拡散層、８…ゲート酸化
膜、9,10,11…多結晶シリコン、12,13,14,15,16,19,20
…金属電極、18,19…多結晶シリコン抵抗層。
Claims (3)
- 【請求項１】そのゲートが共通入力端子に接続された主
素子としての第１の絶縁ゲート形トランジスタと、 上記第１の絶縁ゲート形トランジスタと並列に接続さ
れ、そのゲートが上記共通入力端子に接続された上記過
電流検出用の第２の絶縁ゲート形トランジスタと、 上記第２の絶縁ゲート形トランジスタと直列に接続され
た過電流検出用抵抗と、 上記過電流検出用抵抗の両端の電圧がゲート・ソース間
に印加され、ソースとバックゲートとが接続され、ドレ
インが上記共通入力端子とに接続されてなる過電流保護
用MOSFETとを具備してなり、 所定の極性の電圧が上記共通入力端子に印加された際に
上記過電流保護用MOSFETの上記ドレインと上記バックゲ
ートとの間の寄生ダイードに電流が流れることを防止す
る挿入ダイオードを上記共通入力端子と上記過電流保護
用MOSFETの上記ドレインとの間に接続したことを特徴と
する複合半導体装置。 - 【請求項２】上記第１の絶縁ゲート形トランジスタと上
記第２の絶縁ゲート形トランジスタとは、MOSFETである
ことを特徴とする特許請求の範囲第１項に記載の複合半
導体装置。 - 【請求項３】MOSFETである上記第１の絶縁ゲート形トラ
ンジスタのドレインとMOSFETである上記第２の絶縁ゲー
ト形トランジスタのドレインは第１導電型の半導体基体
により共通に形成され、 上記第１導電型の半導体基体内に形成された第２導電型
の不純物領域をそのバックゲートとして、上記過電流保
護用MOSFETが該第２導電型の不純物領域内に形成された
ことを特徴とする特許請求の範囲第２項に記載の複合半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282845A JPH073854B2 (ja) | 1985-12-18 | 1985-12-18 | 複合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282845A JPH073854B2 (ja) | 1985-12-18 | 1985-12-18 | 複合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143450A JPS62143450A (ja) | 1987-06-26 |
| JPH073854B2 true JPH073854B2 (ja) | 1995-01-18 |
Family
ID=17657816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282845A Expired - Lifetime JPH073854B2 (ja) | 1985-12-18 | 1985-12-18 | 複合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073854B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523678B2 (ja) * | 1987-09-08 | 1996-08-14 | 日産自動車株式会社 | 過電流保護機能を備えたｍｏｓｆｅｔ |
| JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Ｍｏｓｆｅｔ |
| JPH0266975A (ja) * | 1988-09-01 | 1990-03-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPH0793433B2 (ja) * | 1988-11-08 | 1995-10-09 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2806503B2 (ja) * | 1988-11-11 | 1998-09-30 | 三菱電機株式会社 | 半導体素子の短絡保護回路 |
| JP2771574B2 (ja) * | 1989-02-09 | 1998-07-02 | 日産自動車株式会社 | 半導体装置 |
| JPH0397269A (ja) * | 1989-09-11 | 1991-04-23 | Fuji Electric Co Ltd | 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ |
| JPH053289A (ja) * | 1991-01-09 | 1993-01-08 | Nec Corp | 電力用半導体装置 |
| EP0625797B1 (en) * | 1993-05-19 | 1999-08-11 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure current sensing resistor for power MOS devices, particularly for overload self-protected power MOS devices |
| US5691555A (en) * | 1993-05-19 | 1997-11-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure current sensing resistor for power devices particularly for overload self-protected power MOS devices |
| JP3982842B2 (ja) * | 1993-08-18 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体装置 |
| EP0683529B1 (en) * | 1994-05-19 | 2003-04-02 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power integrated circuit ("PIC") structure with a vertical IGBT, and manufacturing process thereof |
| DE69431181D1 (de) * | 1994-05-19 | 2002-09-19 | Cons Ric Microelettronica | Integrierte Leistungsschaltung ("PIC") und Verfahren zur Herstellung derselben |
| JP3241279B2 (ja) | 1996-11-14 | 2001-12-25 | 株式会社日立製作所 | 保護機能付きスイッチ回路 |
| JPH10215160A (ja) * | 1997-01-31 | 1998-08-11 | Matsushita Electric Ind Co Ltd | 保護機能付半導体スイッチング回路および溶接機および切断機 |
| JP3656412B2 (ja) | 1998-07-03 | 2005-06-08 | 株式会社日立製作所 | 車両用電力制御装置 |
| JP3684866B2 (ja) | 1998-10-16 | 2005-08-17 | 株式会社日立製作所 | 導通，遮断制御装置 |
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|---|---|
| JPS62143450A (ja) | 1987-06-26 |
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