JPH0793433B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0793433B2 JPH0793433B2 JP63282701A JP28270188A JPH0793433B2 JP H0793433 B2 JPH0793433 B2 JP H0793433B2 JP 63282701 A JP63282701 A JP 63282701A JP 28270188 A JP28270188 A JP 28270188A JP H0793433 B2 JPH0793433 B2 JP H0793433B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型電界効果トランジスタ(以下縦型MOSFETと
いう)に関し、特にドレイン・ソース間に流れる電流を
検出する機能の付いた縦型MOSFETに関する。
いう)に関し、特にドレイン・ソース間に流れる電流を
検出する機能の付いた縦型MOSFETに関する。
従来、この種の縦型MOSFETは第3図に示す様にNチャネ
ル型を例にとると、セルの一部にミラー端子(電流検出
部)Mを、ソース電位と同電位のケルビン端子Kをそれ
ぞれ設けることにより、外付けにミラー端子とケルビン
端子間にセンス抵抗を設けてセル比で一部ミラー端子に
流れこんだ電流をケルビン端子Kとミラー端子Mの電位
差で検出する構造となっていた。
ル型を例にとると、セルの一部にミラー端子(電流検出
部)Mを、ソース電位と同電位のケルビン端子Kをそれ
ぞれ設けることにより、外付けにミラー端子とケルビン
端子間にセンス抵抗を設けてセル比で一部ミラー端子に
流れこんだ電流をケルビン端子Kとミラー端子Mの電位
差で検出する構造となっていた。
上述した従来の縦型MOSFETはセンス抵抗を外付けする構
造となっているので部品点数が増えること、又電流がド
レインからソースに素子の許容量を越えて流れ続くとオ
ーバーパワーによりその素子は破壊するという欠点があ
る。
造となっているので部品点数が増えること、又電流がド
レインからソースに素子の許容量を越えて流れ続くとオ
ーバーパワーによりその素子は破壊するという欠点があ
る。
本発明の縦型MOSFETはセンス抵抗と、ドレインソース間
に過電流が流れこんだ時ゲート電圧をしゃ断するゲート
電極のポリシリコンに設けたディプレッション型のMOSF
ETを有している。
に過電流が流れこんだ時ゲート電圧をしゃ断するゲート
電極のポリシリコンに設けたディプレッション型のMOSF
ETを有している。
すなわち、本発明はセンス抵抗を内蔵し、過電流時には
ゲート電極に設けたディプレッション型のMOSFETが作動
してゲート電圧をしゃ断しドレイン・ソース間を流れる
電流を止める保護回路を内蔵している。
ゲート電極に設けたディプレッション型のMOSFETが作動
してゲート電圧をしゃ断しドレイン・ソース間を流れる
電流を止める保護回路を内蔵している。
次に、本発明について図面を参照して説明する。
第1図は本発明の等価回路である。第2図(I)は本発
明の一実施例の平面図であり、第2図(II)はA−A′
の縦断面図である。
明の一実施例の平面図であり、第2図(II)はA−A′
の縦断面図である。
本実施例の電界効果トランジスタは、アルミ配線により
形成されているソース電極3の一部を切り離してミラー
端子2、言い換えると電流検出端子が形成されている。
図2に記載されている端子G1はゲート電極、D14はドレ
イン電極、S3はソース電極であり、図1に記載されてい
る端子G,D,Sにそれぞれ対応する。
形成されているソース電極3の一部を切り離してミラー
端子2、言い換えると電流検出端子が形成されている。
図2に記載されている端子G1はゲート電極、D14はドレ
イン電極、S3はソース電極であり、図1に記載されてい
る端子G,D,Sにそれぞれ対応する。
ミラー端子2に含まれるセル数を全体のセル数の1/nと
し、ポリシリコンのセンス抵抗4はこの素子の許容電流
のI(A)の時にミラー端子に流れこんだ電流I/n
[A]でミラー端子がゲート電極1に設けたディプレッ
ション型のMOSFETのしきい値電圧(Vth[V])となる
ように抵抗値(Vth/(I/n)[Ω])を設定する。
し、ポリシリコンのセンス抵抗4はこの素子の許容電流
のI(A)の時にミラー端子に流れこんだ電流I/n
[A]でミラー端子がゲート電極1に設けたディプレッ
ション型のMOSFETのしきい値電圧(Vth[V])となる
ように抵抗値(Vth/(I/n)[Ω])を設定する。
ミラー端子2はアルミニウム配線によりゲート電極1に
あるディプレッション型MOSFETのゲートに接続されてい
る。ディプレッション型MOSFETはゲート電極のポリシリ
コンで形成され選択的にP型7N型8P型9と形成する。P
型ポリシリコン9はセル部のゲートポリシリコン10と接
続されている。P型ポリシリコン7はゲート電極1と接
続されている。N型ポリシリコン8は表面の浅いチャネ
ル領15のみP型に形成しディプレッション型とする。
あるディプレッション型MOSFETのゲートに接続されてい
る。ディプレッション型MOSFETはゲート電極のポリシリ
コンで形成され選択的にP型7N型8P型9と形成する。P
型ポリシリコン9はセル部のゲートポリシリコン10と接
続されている。P型ポリシリコン7はゲート電極1と接
続されている。N型ポリシリコン8は表面の浅いチャネ
ル領15のみP型に形成しディプレッション型とする。
以上の実施例はPチャネル型に同様に適用することがで
きる。
きる。
以上説明したように本発明はセンス抵抗を内蔵し、ゲー
ト電極にディプレッション型のMOSFETを内蔵することに
より、ドレイン・ソース間の過電流を検出し素子がオー
バーパワーで破壊する前にゲート電圧をしゃ断しドレイ
ン・ソース間の電流を止める。部品を外付けすることな
く素子を保護する効果がある。
ト電極にディプレッション型のMOSFETを内蔵することに
より、ドレイン・ソース間の過電流を検出し素子がオー
バーパワーで破壊する前にゲート電圧をしゃ断しドレイ
ン・ソース間の電流を止める。部品を外付けすることな
く素子を保護する効果がある。
第1図は本発明の一実施例の等価回路図、第2図(I)
は本発明の一実施例の平面図、第2図(II)は第2図
(I)のA−A′線縦断面図、第3図は従来の等価回路
である。 1……ゲート電極、2……ミラー端子、3……ソース電
極、4……センス抵抗、5……酸化膜、……酸化膜、7
……P型ポリシリコン、8……N型ポリシリコン、9…
…P型ポリシリコン、10……ゲートポリシリコン、11…
…P型拡散層、12……N型拡散層、13……N型半導体基
板、14……ドレイン電極、15……P型チャネル領域。
は本発明の一実施例の平面図、第2図(II)は第2図
(I)のA−A′線縦断面図、第3図は従来の等価回路
である。 1……ゲート電極、2……ミラー端子、3……ソース電
極、4……センス抵抗、5……酸化膜、……酸化膜、7
……P型ポリシリコン、8……N型ポリシリコン、9…
…P型ポリシリコン、10……ゲートポリシリコン、11…
…P型拡散層、12……N型拡散層、13……N型半導体基
板、14……ドレイン電極、15……P型チャネル領域。
Claims (1)
- 【請求項1】ソースの一部を切断して形成された電流検
出電極を有し半導体基板に形成された第1の電界効果ト
ランジスタと、前記第1の電界効果トランジスタのソー
スに接続されたソース電極と、前記第1の電界効果トラ
ンジスタのドレインに接続されたドレイン電極と、ポリ
シリコンで形成され、前記第1の電界効果トランジスタ
の前記電流検出電極に接続されたゲート及び一方が前記
第1の電界効果トランジスタのゲートに接続され他方が
ゲート電極として引き出されるドレイン・ソース路を有
するディプレッション型の第2の電界効果トランジスタ
と、前記第1の電界効果トランジスタの前記電流検出電
極と前記ソース電極間に接続された抵抗とを備えること
を特徴とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63282701A JPH0793433B2 (ja) | 1988-11-08 | 1988-11-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63282701A JPH0793433B2 (ja) | 1988-11-08 | 1988-11-08 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02128475A JPH02128475A (ja) | 1990-05-16 |
JPH0793433B2 true JPH0793433B2 (ja) | 1995-10-09 |
Family
ID=17655929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63282701A Expired - Lifetime JPH0793433B2 (ja) | 1988-11-08 | 1988-11-08 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0793433B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3884849B2 (ja) * | 1996-12-25 | 2007-02-21 | 株式会社ルネサステクノロジ | 制御回路内蔵絶縁ゲート型半導体装置 |
JP4830829B2 (ja) * | 2006-12-06 | 2011-12-07 | 株式会社デンソー | 絶縁ゲートトランジスタの駆動回路 |
JP5040387B2 (ja) * | 2007-03-20 | 2012-10-03 | 株式会社デンソー | 半導体装置 |
JP5541349B2 (ja) * | 2012-11-27 | 2014-07-09 | 株式会社デンソー | 半導体装置 |
JP6619522B1 (ja) * | 2018-03-29 | 2019-12-11 | 新電元工業株式会社 | ワイドギャップ半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57130468A (en) * | 1981-02-06 | 1982-08-12 | Hitachi Ltd | Insulating gate protecting semiconductor device |
JPH073854B2 (ja) * | 1985-12-18 | 1995-01-18 | 株式会社日立製作所 | 複合半導体装置 |
-
1988
- 1988-11-08 JP JP63282701A patent/JPH0793433B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02128475A (ja) | 1990-05-16 |
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