JP2000101080A - 半導体素子の保護回路ならびにこれを有する半導体装置 - Google Patents
半導体素子の保護回路ならびにこれを有する半導体装置Info
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Abstract
(57)【要約】
【課題】 高速スイッチング用高入力インピーダンスを
有する過熱保護または過電流保護内蔵パワーＭＯＳＦＥ
Ｔを提供すること。 【解決手段】 第１のスイッチング素子Ｍ０の入力端子
４と駆動回路１０の間に第２のスイッチング素子Ｍ７を
設け、入力端子４に第３のスイッチング素子Ｍ５を設
け、第１の素子Ｍ０の温度または電流検出回路１２を設
け、温度または電流検出回路１２により、第３の素子Ｍ
５をオン、第２の素子Ｍ７をオフまたは高インピーダン
スとする。 【効果】 第１の素子Ｍ０が過熱または過電流の状態に
なると制御回路１１により、第２の素子Ｍ７がオフ、第
３の素子Ｍ５がオンとなり、第１の素子Ｍ０の入力端子
４が外部端子２から遮断される。この時の保護動作時の
第２の素子Ｍ７の低電流が第３の素子Ｍ５によりバイパ
スされ、第１の素子Ｍ０を高速に遮断できる。
有する過熱保護または過電流保護内蔵パワーＭＯＳＦＥ
Ｔを提供すること。 【解決手段】 第１のスイッチング素子Ｍ０の入力端子
４と駆動回路１０の間に第２のスイッチング素子Ｍ７を
設け、入力端子４に第３のスイッチング素子Ｍ５を設
け、第１の素子Ｍ０の温度または電流検出回路１２を設
け、温度または電流検出回路１２により、第３の素子Ｍ
５をオン、第２の素子Ｍ７をオフまたは高インピーダン
スとする。 【効果】 第１の素子Ｍ０が過熱または過電流の状態に
なると制御回路１１により、第２の素子Ｍ７がオフ、第
３の素子Ｍ５がオンとなり、第１の素子Ｍ０の入力端子
４が外部端子２から遮断される。この時の保護動作時の
第２の素子Ｍ７の低電流が第３の素子Ｍ５によりバイパ
スされ、第１の素子Ｍ０を高速に遮断できる。
Description
【０００１】
【発明の属する技術分野】本発明は大電力を扱う半導体
素子に係り、特に、大電力用半導体素子の過熱並びに過
電流保護回路並びにこれを有する半導体装置に関する。
素子に係り、特に、大電力用半導体素子の過熱並びに過
電流保護回路並びにこれを有する半導体装置に関する。
【０００２】
【従来の技術】過熱遮断回路を内蔵するパワーＭＯＳＦ
ＥＴの例としては、特開昭６３−２２９７５８号公報が
ある。この従来例では本体のパワーＭＯＳＦＥＴのゲー
ト端子と外部ゲート端子の間にゲート抵抗を、ゲート端
子に保護回路用ＭＯＳＦＥＴを設け、本体パワーＭＯＳ
ＦＥＴが過熱状態になったとき保護回路用ＭＯＳＦＥＴ
をオンし、ゲート抵抗に電流を流すことにより、本体パ
ワーＭＯＳＦＥＴのゲート端子電圧を下げて本体パワー
ＭＯＳＦＥＴを遮断し、過熱による素子破壊を防止して
いた。
ＥＴの例としては、特開昭６３−２２９７５８号公報が
ある。この従来例では本体のパワーＭＯＳＦＥＴのゲー
ト端子と外部ゲート端子の間にゲート抵抗を、ゲート端
子に保護回路用ＭＯＳＦＥＴを設け、本体パワーＭＯＳ
ＦＥＴが過熱状態になったとき保護回路用ＭＯＳＦＥＴ
をオンし、ゲート抵抗に電流を流すことにより、本体パ
ワーＭＯＳＦＥＴのゲート端子電圧を下げて本体パワー
ＭＯＳＦＥＴを遮断し、過熱による素子破壊を防止して
いた。
【０００３】
【発明が解決しようとする課題】この従来の過熱遮断回
路内蔵パワーＭＯＳＦＥＴの回路例では、外部ゲート端
子の電圧を５〜１０Ｖ程度降圧して、本体のパワーＭＯ
ＳＦＥＴを遮断する必要からゲート抵抗が大きく、遮断
用電流も大きくなるという問題があった。例えばこの場
合、ゲート抵抗を５ｋΩ程度にする必要があり、保護回
路用ＭＯＳＦＥＴには過熱遮断動作時に１〜２ｍＡ程度
の大電流を流す必要があった。このため、従来の過熱遮
断回路用パワーＭＯＳＦＥＴは高周波パルス駆動ではゲ
ート遅延時間が大きくなりスイッチング損失が大きくな
るという問題があった。また、過熱遮断動作時には保護
回路用ＭＯＳＦＥＴがオンとなるので、外部ゲート端子
のゲート電流が大きくなり、駆動回路の消費電力が大き
くなるという問題があった。
路内蔵パワーＭＯＳＦＥＴの回路例では、外部ゲート端
子の電圧を５〜１０Ｖ程度降圧して、本体のパワーＭＯ
ＳＦＥＴを遮断する必要からゲート抵抗が大きく、遮断
用電流も大きくなるという問題があった。例えばこの場
合、ゲート抵抗を５ｋΩ程度にする必要があり、保護回
路用ＭＯＳＦＥＴには過熱遮断動作時に１〜２ｍＡ程度
の大電流を流す必要があった。このため、従来の過熱遮
断回路用パワーＭＯＳＦＥＴは高周波パルス駆動ではゲ
ート遅延時間が大きくなりスイッチング損失が大きくな
るという問題があった。また、過熱遮断動作時には保護
回路用ＭＯＳＦＥＴがオンとなるので、外部ゲート端子
のゲート電流が大きくなり、駆動回路の消費電力が大き
くなるという問題があった。
【０００４】従って本発明の目的とするところは、高周
波パルス駆動が可能でスイッチング損失が小さく、過熱
遮断動作後のゲート電流も小さい、パワーＭＯＳＦＥＴ
の保護回路ならびに保護回路を有する保護回路内蔵パワ
ーＭＯＳＦＥＴを提供することにある。
波パルス駆動が可能でスイッチング損失が小さく、過熱
遮断動作後のゲート電流も小さい、パワーＭＯＳＦＥＴ
の保護回路ならびに保護回路を有する保護回路内蔵パワ
ーＭＯＳＦＥＴを提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態によれば、第１のスイッチング
素子（Ｍ０）の入力端子（４）とこの駆動回路（１０）
の間に第２のスイッチング素子（Ｍ７）または可変抵抗
素子を設け、前記第１のスイッチング素子（Ｍ０）の入
力端子（４）に第３のスイッチング素子（Ｍ５）を設
け、さらに、前記第１のスイッチング素子（Ｍ０）の温
度検出回路または電流検出回路（１２）を設け、この温
度検出回路または電流検出回路（１２）により、前記第
３のスイッチング素子（Ｍ５）をオン、前記第２のスイ
ッチング素子（Ｍ７）をオフまたは高インピーダンスと
せしめることを特徴とするものである（図１参照）。
に、本発明の一実施形態によれば、第１のスイッチング
素子（Ｍ０）の入力端子（４）とこの駆動回路（１０）
の間に第２のスイッチング素子（Ｍ７）または可変抵抗
素子を設け、前記第１のスイッチング素子（Ｍ０）の入
力端子（４）に第３のスイッチング素子（Ｍ５）を設
け、さらに、前記第１のスイッチング素子（Ｍ０）の温
度検出回路または電流検出回路（１２）を設け、この温
度検出回路または電流検出回路（１２）により、前記第
３のスイッチング素子（Ｍ５）をオン、前記第２のスイ
ッチング素子（Ｍ７）をオフまたは高インピーダンスと
せしめることを特徴とするものである（図１参照）。
【０００６】さらに、本発明の他の一実施形態によれ
ば、前記第１のスイッチング素子（Ｍ０）と、前記第３
のスイッチング素子（Ｍ５）と前記温度検出回路または
電流卯検出回路（１２）を第１の半導体チップ（１０
４）に内蔵し、前記第２のスイッチング素子（Ｍ７）ま
たは前記可変抵抗素子を有する第２の半導体チップ（１
０６）と同一パッケージに内蔵したことを特徴とするも
のである（図５参照）。
ば、前記第１のスイッチング素子（Ｍ０）と、前記第３
のスイッチング素子（Ｍ５）と前記温度検出回路または
電流卯検出回路（１２）を第１の半導体チップ（１０
４）に内蔵し、前記第２のスイッチング素子（Ｍ７）ま
たは前記可変抵抗素子を有する第２の半導体チップ（１
０６）と同一パッケージに内蔵したことを特徴とするも
のである（図５参照）。
【０００７】さらに、本発明の好適な他の実施形態によ
れば、前記第２のスイッチング素子（Ｍ７）または前記
可変抵抗素子が前記第１のスイッチング素子（Ｍ０）と
絶縁層（１００６または１００２）を介して、同一チッ
プ上に設けたことを特徴とするものである（図３と図４
を参照）。
れば、前記第２のスイッチング素子（Ｍ７）または前記
可変抵抗素子が前記第１のスイッチング素子（Ｍ０）と
絶縁層（１００６または１００２）を介して、同一チッ
プ上に設けたことを特徴とするものである（図３と図４
を参照）。
【０００８】本発明の代表的な実施形態では、負荷短絡
事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが
過熱状態または過電流状態になった場合でもドレイン電
流を制限するか遮断することにより素子破壊を防止する
パワーＭＯＳＦＥＴの保護回路として、従来のゲート抵
抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いて
いることが特徴である（図１参照）。本実施形態では、
第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ
０）が正常動作している場合には第２のスイッチング素
子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、
第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ
（Ｍ５）がオフ状態である。このため、駆動回路１０の
出力電圧はそのまま等価的に低いゲート抵抗を介して、
第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ
０）のゲート端子（４）に印加される。ところが、パワ
ーＭＯＳＦＥＴが過熱状態または過電流状態になった場
合には制御回路（１１）により、第２のスイッチング素
子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ状態、
第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ
（Ｍ５）がオン状態になる。この時、駆動回路１０の出
力端子は、第１のスイッチング素子であるパワーＭＯＳ
ＦＥＴ（Ｍ０）のゲート端子と遮断される。このため、
保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥ
Ｔ（Ｍ５）によりバイパスされパワーＭＯＳＦＥＴ（Ｍ
０）を高速に遮断できる。本発明の他の実施形態では、
パワーＭＯＳＦＥＴの温度をできるだけ正確に測定する
ため、またはパワーＭＯＳＦＥＴの電流をカレントミラ
ー構成で検出するために、温度検出回路または電流検出
回路は本体のパワーＭＯＳＦＥＴ（Ｍ０）と同一の第１
の半導体チップ（１０４）に形成し、第２のスイッチン
グ素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）はパワー
ＭＯＳＦＥＴ（Ｍ０）のドレイン領域（図３の１００
０）に形成することが不可能なため、第２の半導体チッ
プ（１０６）に形成し、両チップの分離のため絶縁板
（１０５）を前記第２の半導体チップ（１０６）の下に
設けて同一パッケージに実装した。このため、前述の高
性能な過熱保護回路または過電流保護回路を内蔵したパ
ワーＭＯＳＦＥＴを従来と同じ小型のパッケージに実装
できるという利点がある（図５参照）。また、他の実施
形態として、ＰチャネルＭＯＳＦＥＴを絶縁層（１００
６または１００２）を介してパワーＭＯＳＦＥＴのドレ
イン領域（１０００）と分離することも可能である（図
３または図４参照）。本発明のその他の目的と特徴は、
以下の実施例から明らかとなろう。
事故または放熱条件の悪化によりパワーＭＯＳＦＥＴが
過熱状態または過電流状態になった場合でもドレイン電
流を制限するか遮断することにより素子破壊を防止する
パワーＭＯＳＦＥＴの保護回路として、従来のゲート抵
抗の代わりにＰチャネルＭＯＳＦＥＴ（Ｍ７）を用いて
いることが特徴である（図１参照）。本実施形態では、
第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ
０）が正常動作している場合には第２のスイッチング素
子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、
第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ
（Ｍ５）がオフ状態である。このため、駆動回路１０の
出力電圧はそのまま等価的に低いゲート抵抗を介して、
第１のスイッチング素子であるパワーＭＯＳＦＥＴ（Ｍ
０）のゲート端子（４）に印加される。ところが、パワ
ーＭＯＳＦＥＴが過熱状態または過電流状態になった場
合には制御回路（１１）により、第２のスイッチング素
子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）がオフ状態、
第３のスイッチング素子であるＮチャネルＭＯＳＦＥＴ
（Ｍ５）がオン状態になる。この時、駆動回路１０の出
力端子は、第１のスイッチング素子であるパワーＭＯＳ
ＦＥＴ（Ｍ０）のゲート端子と遮断される。このため、
保護動作時の低いドレイン電流がＮチャネルＭＯＳＦＥ
Ｔ（Ｍ５）によりバイパスされパワーＭＯＳＦＥＴ（Ｍ
０）を高速に遮断できる。本発明の他の実施形態では、
パワーＭＯＳＦＥＴの温度をできるだけ正確に測定する
ため、またはパワーＭＯＳＦＥＴの電流をカレントミラ
ー構成で検出するために、温度検出回路または電流検出
回路は本体のパワーＭＯＳＦＥＴ（Ｍ０）と同一の第１
の半導体チップ（１０４）に形成し、第２のスイッチン
グ素子であるＰチャネルＭＯＳＦＥＴ（Ｍ７）はパワー
ＭＯＳＦＥＴ（Ｍ０）のドレイン領域（図３の１００
０）に形成することが不可能なため、第２の半導体チッ
プ（１０６）に形成し、両チップの分離のため絶縁板
（１０５）を前記第２の半導体チップ（１０６）の下に
設けて同一パッケージに実装した。このため、前述の高
性能な過熱保護回路または過電流保護回路を内蔵したパ
ワーＭＯＳＦＥＴを従来と同じ小型のパッケージに実装
できるという利点がある（図５参照）。また、他の実施
形態として、ＰチャネルＭＯＳＦＥＴを絶縁層（１００
６または１００２）を介してパワーＭＯＳＦＥＴのドレ
イン領域（１０００）と分離することも可能である（図
３または図４参照）。本発明のその他の目的と特徴は、
以下の実施例から明らかとなろう。
【０００９】
【発明の実施の形態】図１は本発明の第１の実施例の回
路図である。本実施例は負荷短絡事故または放熱条件の
悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流
状態になった場合でもドレイン電流を制限するか遮断す
ることによりパワーＭＯＳＦＥＴの破壊を防止する保護
回路である。本図で、Ｍ０はパワーＭＯＳＦＥＴ、１２
はＭ０の温度検出回路または電流検出回路、１１はＭ５
とＭ７の制御回路である。従来の過電流または過熱保護
回路ではパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子４と
駆動回路１０との間にはゲート抵抗を用い、過熱遮断ま
たは過電流保護動作を行う場合にはＭ５をオンし、ゲー
ト抵抗の電圧降下によりパワーＭＯＳＦＥＴ（Ｍ０）の
電流制御または電流遮断を行っていた。これに対し本実
施例ではゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ
（Ｍ７）を用いていることが特徴である。本実施形態で
は、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場
合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、Ｎ
チャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。この
ため、駆動回路１０の出力電圧はそのまま等価的に低い
ゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲ
ート端子（４）に印加される。一方、パワーＭＯＳＦＥ
Ｔが過熱状態または過電流状態になった場合には制御回
路（１１）により、ＰチャネルＭＯＳＦＥＴ（Ｍ７）が
オフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。こ
の時、駆動回路１０の出力端子は、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）と遮断され、保護動作時の
低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）に
よりバイパスされるので、パワーＭＯＳＦＥＴ（Ｍ０）
を高速に遮断できる。なお、外部ゲート端子（２）の電
圧を下げた場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）の
ドレイン・ボディ間寄生ダイオ−ドに電流が流れて本体
パワーＭＯＳＦＥＴ（Ｍ０）が遮断する。従来の過熱遮
断回路内蔵パワーＭＯＳＦＥＴの回路例では、ゲート抵
抗を５ｋΩ程度と高くし、前記保護回路用ＭＯＳＦＥＴ
には遮断状態に１〜２ｍＡ程度の大電流を流すことによ
り、外部ゲート端子の電圧を５〜１０Ｖ程度降圧し、本
体のパワーＭＯＳＦＥＴを遮断していた。このため、従
来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波のパル
ス駆動は不可能であり、また、ゲート遅延時間が大きく
なるためスイッチング損失が大きくなるという問題があ
った。また、過熱遮断回路が働いた後のゲート電流が高
いため、駆動回路の消費電力が高くなるという問題があ
った。これに対し、図１の本発明の実施例では通常の駆
動時には、等価的なゲート抵抗が小さいため高周波のパ
ルス駆動が可能でスイッチング損失も小さいという利点
がある。また、遮断動作時には等価的ゲート抵抗が高く
なるため、過熱遮断回路が働いた後のゲート電流が小さ
く、過熱遮断のためのスイッチング時間が短くなるとい
う利点がある。
路図である。本実施例は負荷短絡事故または放熱条件の
悪化によりパワーＭＯＳＦＥＴが過熱状態または過電流
状態になった場合でもドレイン電流を制限するか遮断す
ることによりパワーＭＯＳＦＥＴの破壊を防止する保護
回路である。本図で、Ｍ０はパワーＭＯＳＦＥＴ、１２
はＭ０の温度検出回路または電流検出回路、１１はＭ５
とＭ７の制御回路である。従来の過電流または過熱保護
回路ではパワーＭＯＳＦＥＴ（Ｍ０）のゲート端子４と
駆動回路１０との間にはゲート抵抗を用い、過熱遮断ま
たは過電流保護動作を行う場合にはＭ５をオンし、ゲー
ト抵抗の電圧降下によりパワーＭＯＳＦＥＴ（Ｍ０）の
電流制御または電流遮断を行っていた。これに対し本実
施例ではゲート抵抗の代わりにＰチャネルＭＯＳＦＥＴ
（Ｍ７）を用いていることが特徴である。本実施形態で
は、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場
合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）がオン状態、Ｎ
チャネルＭＯＳＦＥＴ（Ｍ５）がオフ状態である。この
ため、駆動回路１０の出力電圧はそのまま等価的に低い
ゲート抵抗を介して、パワーＭＯＳＦＥＴ（Ｍ０）のゲ
ート端子（４）に印加される。一方、パワーＭＯＳＦＥ
Ｔが過熱状態または過電流状態になった場合には制御回
路（１１）により、ＰチャネルＭＯＳＦＥＴ（Ｍ７）が
オフ、ＮチャネルＭＯＳＦＥＴ（Ｍ５）がオンする。こ
の時、駆動回路１０の出力端子は、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）と遮断され、保護動作時の
低いドレイン電流がＮチャネルＭＯＳＦＥＴ（Ｍ５）に
よりバイパスされるので、パワーＭＯＳＦＥＴ（Ｍ０）
を高速に遮断できる。なお、外部ゲート端子（２）の電
圧を下げた場合にはＰチャネルＭＯＳＦＥＴ（Ｍ７）の
ドレイン・ボディ間寄生ダイオ−ドに電流が流れて本体
パワーＭＯＳＦＥＴ（Ｍ０）が遮断する。従来の過熱遮
断回路内蔵パワーＭＯＳＦＥＴの回路例では、ゲート抵
抗を５ｋΩ程度と高くし、前記保護回路用ＭＯＳＦＥＴ
には遮断状態に１〜２ｍＡ程度の大電流を流すことによ
り、外部ゲート端子の電圧を５〜１０Ｖ程度降圧し、本
体のパワーＭＯＳＦＥＴを遮断していた。このため、従
来の過熱遮断回路用パワーＭＯＳＦＥＴは高周波のパル
ス駆動は不可能であり、また、ゲート遅延時間が大きく
なるためスイッチング損失が大きくなるという問題があ
った。また、過熱遮断回路が働いた後のゲート電流が高
いため、駆動回路の消費電力が高くなるという問題があ
った。これに対し、図１の本発明の実施例では通常の駆
動時には、等価的なゲート抵抗が小さいため高周波のパ
ルス駆動が可能でスイッチング損失も小さいという利点
がある。また、遮断動作時には等価的ゲート抵抗が高く
なるため、過熱遮断回路が働いた後のゲート電流が小さ
く、過熱遮断のためのスイッチング時間が短くなるとい
う利点がある。
【００１０】図２は本発明の第２の実施例の回路図であ
る。本実施例は図１のブロック回路的な実施例を実際の
回路で表したものである。本実施例ではパワーＭＯＳＦ
ＥＴの温度検出回路として抵抗Ｒ４とダイオード列Ｄ１
〜Ｄ４を使用している。通常の動作時には、ゲート電圧
が外部ゲート端子２に印加された時、Ｍ１はオン状態に
なる。また、非対称型フリップフロップ構成のラッチ回
路の出力は抵抗Ｒ１を抵抗Ｒ２より十分高く設定するこ
とにより低電圧状態になる。このため、Ｍ７はオン状
態、Ｍ５はオフ状態となり、外部ゲート端子２に電圧が
印加される時の等価的なゲート抵抗は低くなる。一方、
負荷短絡事故等が発生しパワーＭＯＳＦＥＴの温度が上
昇するとＭ１がオフし、ラッチ回路の状態が反転し、Ｍ
７がオフする。このため、遮断動作時には等価的ゲート
抵抗が高くなる。また、Ｍ５がオンするためパワーＭＯ
ＳＦＥＴ（Ｍ０）を高速に遮断でき、遮断動作後のゲー
ト電流が小さいという利点がある。
る。本実施例は図１のブロック回路的な実施例を実際の
回路で表したものである。本実施例ではパワーＭＯＳＦ
ＥＴの温度検出回路として抵抗Ｒ４とダイオード列Ｄ１
〜Ｄ４を使用している。通常の動作時には、ゲート電圧
が外部ゲート端子２に印加された時、Ｍ１はオン状態に
なる。また、非対称型フリップフロップ構成のラッチ回
路の出力は抵抗Ｒ１を抵抗Ｒ２より十分高く設定するこ
とにより低電圧状態になる。このため、Ｍ７はオン状
態、Ｍ５はオフ状態となり、外部ゲート端子２に電圧が
印加される時の等価的なゲート抵抗は低くなる。一方、
負荷短絡事故等が発生しパワーＭＯＳＦＥＴの温度が上
昇するとＭ１がオフし、ラッチ回路の状態が反転し、Ｍ
７がオフする。このため、遮断動作時には等価的ゲート
抵抗が高くなる。また、Ｍ５がオンするためパワーＭＯ
ＳＦＥＴ（Ｍ０）を高速に遮断でき、遮断動作後のゲー
ト電流が小さいという利点がある。
【００１１】図３は本発明の第３の実施例の半導体装置
の断面図である。本実施例は図２の回路で、１を外部ド
レイン、２を外部ゲート、３を外部ソースとして、１チ
ップ化するための半導体装置の断面構造である。１０１
５は本体パワーＭＯＳＦＥＴ（図２のＭ０）のドレイン
電極、１０００はＮ型エピタキシャル領域で本体パワー
ＭＯＳＦＥＴのドレイン領域、１００７ａはゲート用多
結晶シリコン層、１０１２ａはＮ型拡散層で本体パワー
ＭＯＳＦＥＴのソース拡散層、１００８はボディ領域と
なるＰ型拡散層、１０１１ａはボディ領域のコンタクト
抵抗低減のためのＰ型拡散層である。また、図の右側に
はＭ５等に用いる保護回路用のＮチャネルＭＯＳＦＥＴ
を示す。１０１２ｂはドレインまたはソース用のＮ型拡
散層、１００５はＰ型ウエル拡散層、１０１１ｂはボデ
ィ領域のコンタクト抵抗低減のためのＰ型拡散層、１０
０７ｂはゲート用多結晶シリコン層である。また、中央
にはＭ７に用いる保護回路用ＰチャネルＭＯＳＦＥＴを
示してある。１００７ｄと１００７ｅは１００７ａと同
一工程で形成される多結晶シリコン層で、１００７ｅは
低濃度のＮ型不純物をドープしたボディ領域、１００７
ｄは１０１１ａの高濃度Ｐ型ドープと同一工程により高
濃度Ｐ型領域にしてある。また、１０１０は多結晶シリ
コンゲート層である。本実施例の特長は、Ｍ７に用いる
ＰチャネルＭＯＳＦＥＴを絶縁層１００６により本体パ
ワーＭＯＳＦＥＴと分離された領域に形成してある点で
ある。このため、本実施例では、従来のパワーＭＯＳＦ
ＥＴ製造プロセスとほぼ同様な低コストプロセスで図２
に示した高性能化した過熱遮断回路パワーＭＯＳＦＥＴ
を実現できるという利点がある。
の断面図である。本実施例は図２の回路で、１を外部ド
レイン、２を外部ゲート、３を外部ソースとして、１チ
ップ化するための半導体装置の断面構造である。１０１
５は本体パワーＭＯＳＦＥＴ（図２のＭ０）のドレイン
電極、１０００はＮ型エピタキシャル領域で本体パワー
ＭＯＳＦＥＴのドレイン領域、１００７ａはゲート用多
結晶シリコン層、１０１２ａはＮ型拡散層で本体パワー
ＭＯＳＦＥＴのソース拡散層、１００８はボディ領域と
なるＰ型拡散層、１０１１ａはボディ領域のコンタクト
抵抗低減のためのＰ型拡散層である。また、図の右側に
はＭ５等に用いる保護回路用のＮチャネルＭＯＳＦＥＴ
を示す。１０１２ｂはドレインまたはソース用のＮ型拡
散層、１００５はＰ型ウエル拡散層、１０１１ｂはボデ
ィ領域のコンタクト抵抗低減のためのＰ型拡散層、１０
０７ｂはゲート用多結晶シリコン層である。また、中央
にはＭ７に用いる保護回路用ＰチャネルＭＯＳＦＥＴを
示してある。１００７ｄと１００７ｅは１００７ａと同
一工程で形成される多結晶シリコン層で、１００７ｅは
低濃度のＮ型不純物をドープしたボディ領域、１００７
ｄは１０１１ａの高濃度Ｐ型ドープと同一工程により高
濃度Ｐ型領域にしてある。また、１０１０は多結晶シリ
コンゲート層である。本実施例の特長は、Ｍ７に用いる
ＰチャネルＭＯＳＦＥＴを絶縁層１００６により本体パ
ワーＭＯＳＦＥＴと分離された領域に形成してある点で
ある。このため、本実施例では、従来のパワーＭＯＳＦ
ＥＴ製造プロセスとほぼ同様な低コストプロセスで図２
に示した高性能化した過熱遮断回路パワーＭＯＳＦＥＴ
を実現できるという利点がある。
【００１２】図４は本発明の第４の実施例の半導体装置
である。本実施例も図２の回路で、１を外部ドレイン、
２を外部ゲート、３を外部ソースとして、１チップ化す
るための半導体装置の断面構造である。本実施例では誘
電体分離構造で本発明の回路を実現している。本構造で
は最初にＮ型基板１０００の下側に溝を形成、高濃度Ｎ
型埋込層１００１の形成、絶縁酸化膜１００２の形成を
行った後、パワーＭＯＳＦＥＴ部直下の酸化膜１００２
を除去し、シリコン層（１００３と１００４）の形成を
行う。このとき、絶縁酸化膜１００２の下には多結晶シ
リコン層１００３、絶縁酸化膜１００２を除去した領域
には単結晶シリコン層１００４が形成される。この後、
Ｎ型シリコン層１０００の上側を削り平坦化し、通常の
パワーＭＯＳＦＥＴと同様の工程を経ることにより本構
造が得られる。本実施例の場合にはＭ７に用いるＰチャ
ネルＭＯＳＦＥＴは絶縁層１００２により本体パワーＭ
ＯＳＦＥＴと分離された領域に形成してある。このた
め、図３の実施例の場合と同様にＰチャネルＭＯＳＦＥ
Ｔのソースまたはドレインと本体パワーＭＯＳＦＥＴの
ドレインを分離できる。本実施例は図３に比べ製造方法
が複雑になるが、ＰチャネルＭＯＳＦＥＴを単結晶シリ
コン層内に形成できるため、図３の場合に比べＰチャネ
ルＭＯＳＦＥＴのオン抵抗を下げやすいという利点があ
る。また、Ｍ５等の保護回路用ＮチャネルＭＯＳＦＥＴ
も本体パワーＭＯＳＦＥＴと絶縁層１００２により分離
して形成できるため、寄生バイポーラトランジスタの動
作等による誤動作を防止できるという利点がある。
である。本実施例も図２の回路で、１を外部ドレイン、
２を外部ゲート、３を外部ソースとして、１チップ化す
るための半導体装置の断面構造である。本実施例では誘
電体分離構造で本発明の回路を実現している。本構造で
は最初にＮ型基板１０００の下側に溝を形成、高濃度Ｎ
型埋込層１００１の形成、絶縁酸化膜１００２の形成を
行った後、パワーＭＯＳＦＥＴ部直下の酸化膜１００２
を除去し、シリコン層（１００３と１００４）の形成を
行う。このとき、絶縁酸化膜１００２の下には多結晶シ
リコン層１００３、絶縁酸化膜１００２を除去した領域
には単結晶シリコン層１００４が形成される。この後、
Ｎ型シリコン層１０００の上側を削り平坦化し、通常の
パワーＭＯＳＦＥＴと同様の工程を経ることにより本構
造が得られる。本実施例の場合にはＭ７に用いるＰチャ
ネルＭＯＳＦＥＴは絶縁層１００２により本体パワーＭ
ＯＳＦＥＴと分離された領域に形成してある。このた
め、図３の実施例の場合と同様にＰチャネルＭＯＳＦＥ
Ｔのソースまたはドレインと本体パワーＭＯＳＦＥＴの
ドレインを分離できる。本実施例は図３に比べ製造方法
が複雑になるが、ＰチャネルＭＯＳＦＥＴを単結晶シリ
コン層内に形成できるため、図３の場合に比べＰチャネ
ルＭＯＳＦＥＴのオン抵抗を下げやすいという利点があ
る。また、Ｍ５等の保護回路用ＮチャネルＭＯＳＦＥＴ
も本体パワーＭＯＳＦＥＴと絶縁層１００２により分離
して形成できるため、寄生バイポーラトランジスタの動
作等による誤動作を防止できるという利点がある。
【００１３】図５は本発明の第５の実施例の半導体装置
である。本実施例では本体パワーＭＯＳＦＥＴ（Ｍ０）
と、保護回路用のＮチャネルＭＯＳＦＥＴ（Ｍ５）と前
記温度検出回路または電流検出回路（１２）を第１の半
導体チップ（１０４）に内蔵し、保護回路用のＰチャネ
ルＭＯＳＦＥＴ（Ｍ７）を第２の半導体チップ（１０
６）に形成し破線で示す同一の樹脂封止パッケージ中に
実装したことを特徴とするものである。第１の半導体チ
ップ（１０４）では裏面が本体パワーＭＯＳＦＥＴのド
レインであるため、第２の半導体チップ（１０６）は絶
縁板（１０５）の上に形成し、ＰチャネルＭＯＳＦＥＴ
（Ｍ７）と本体パワーＭＯＳＦＥＴ（Ｍ０）を分離して
いる。１１０は本体パワーＭＯＳＦＥＴのゲート端子用
パッド（図２の４に対応）、１１１は本体パワーＭＯＳ
ＦＥＴのソース端子用パッド、１１２はＭ７のゲート端
子を制御するための端子用パッド、１１３は第１の半導
体チップ上の外部ゲート端子用パッドで制御回路部の電
源電圧を供給する。また、１０７はＭ７のドレイン端子
用パッド、１０８はＭ７のゲート端子用パッド、１０９
はＭ７のソース端子用パッドである。本実施例では実装
方式を改良することにより、ＰチャネルＭＯＳＦＥＴで
あるＭ７を本体パワーＭＯＳＦＥＴと同一パッケージに
実装し小型化した。本実施例によっても図３や図４で示
した１チップで実現する保護回路内蔵パワーＭＯＳＦＥ
Ｔと同様の効果が得られる。
である。本実施例では本体パワーＭＯＳＦＥＴ（Ｍ０）
と、保護回路用のＮチャネルＭＯＳＦＥＴ（Ｍ５）と前
記温度検出回路または電流検出回路（１２）を第１の半
導体チップ（１０４）に内蔵し、保護回路用のＰチャネ
ルＭＯＳＦＥＴ（Ｍ７）を第２の半導体チップ（１０
６）に形成し破線で示す同一の樹脂封止パッケージ中に
実装したことを特徴とするものである。第１の半導体チ
ップ（１０４）では裏面が本体パワーＭＯＳＦＥＴのド
レインであるため、第２の半導体チップ（１０６）は絶
縁板（１０５）の上に形成し、ＰチャネルＭＯＳＦＥＴ
（Ｍ７）と本体パワーＭＯＳＦＥＴ（Ｍ０）を分離して
いる。１１０は本体パワーＭＯＳＦＥＴのゲート端子用
パッド（図２の４に対応）、１１１は本体パワーＭＯＳ
ＦＥＴのソース端子用パッド、１１２はＭ７のゲート端
子を制御するための端子用パッド、１１３は第１の半導
体チップ上の外部ゲート端子用パッドで制御回路部の電
源電圧を供給する。また、１０７はＭ７のドレイン端子
用パッド、１０８はＭ７のゲート端子用パッド、１０９
はＭ７のソース端子用パッドである。本実施例では実装
方式を改良することにより、ＰチャネルＭＯＳＦＥＴで
あるＭ７を本体パワーＭＯＳＦＥＴと同一パッケージに
実装し小型化した。本実施例によっても図３や図４で示
した１チップで実現する保護回路内蔵パワーＭＯＳＦＥ
Ｔと同様の効果が得られる。
【００１４】図６は本発明の第６の実施例の回路図であ
る。本実施例では図２の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を
ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６に
置き換えた場合の実施例である。本実施例では図２の場
合に比べ保護回路の占有面積を小さくすることができ、
また、保護回路部のスイッチング速度が高速化できると
いう効果がある。ここで、ＰチャネルＭＯＳＦＥＴ Ｍ
９、Ｍ１０、Ｍ８、Ｍ６は図３や図４の半導体素子構造
を用いることによりＭ７と同様に本体素子と同一チップ
に共存可能である。また、ＰチャネルＭＯＳＦＥＴ Ｍ
９、Ｍ１０、Ｍ８、Ｍ１１は図５の第２の半導体チップ
１０６に共存させることにより、本体パワーＭＯＳＦＥ
Ｔと同一パッケージに形成することも可能である。
る。本実施例では図２の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を
ＰチャネルＭＯＳＦＥＴ Ｍ９、Ｍ１０、Ｍ８、Ｍ６に
置き換えた場合の実施例である。本実施例では図２の場
合に比べ保護回路の占有面積を小さくすることができ、
また、保護回路部のスイッチング速度が高速化できると
いう効果がある。ここで、ＰチャネルＭＯＳＦＥＴ Ｍ
９、Ｍ１０、Ｍ８、Ｍ６は図３や図４の半導体素子構造
を用いることによりＭ７と同様に本体素子と同一チップ
に共存可能である。また、ＰチャネルＭＯＳＦＥＴ Ｍ
９、Ｍ１０、Ｍ８、Ｍ１１は図５の第２の半導体チップ
１０６に共存させることにより、本体パワーＭＯＳＦＥ
Ｔと同一パッケージに形成することも可能である。
【００１５】図７は本発明の第７の実施例の回路図であ
る。本実施例では図２のＰチャネルＭＯＳＦＥＴの代わ
りにデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１
２）を用いた場合の実施例である。ここで、デプレッシ
ョン型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）はスイッチン
グ素子または可変ゲート抵抗として振る舞う。すなわ
ち、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場
合にはＭ１２のゲート電圧は高電位のためＭ１２はオン
状態（低インピーダンス状態）、第３のスイッチング素
子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）はオフ状態で
ある。このため、外部ゲート端子２の電圧はそのまま等
価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）に印加される。このため、
高周波パルス駆動回路にも低損失で使用可能である。一
方、パワーＭＯＳＦＥＴが過熱状態になった場合にはＭ
１２のゲート電位が下がるためＭ１２はほぼオフ状態ま
たは高インピーダンス状態になり、また、ＮチャネルＭ
ＯＳＦＥＴ（Ｍ５）はオンする。このため、Ｎチャネル
ＭＯＳＦＥＴ（Ｍ５）の電流駆動能力が低くても本体パ
ワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できるという効
果がある（図２の実施例と同様の効果がある）。本実施
例のデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１
２）は図３の制御用ＮチャネルＭＯＳＦＥＴと同様にＰ
型ウエル構造の中に形成し、ゲート直下のＰ型ウエルの
表面だけをイオン打ち込みによりＮ型化することにより
実現できる。本実施例では、図３や図４に比べ半導体装
置の製造方法が簡単であるという利点がある。なお、Ｍ
１２はエンハンス型素子を使用することも可能である。
また、多結晶シリコンダイオードＤ６を追加した場合に
は外部ゲート端子２によるパワーＭＯＳＦＥＴ（Ｍ０）
の遮断を高速に行なえるという効果がある。
る。本実施例では図２のＰチャネルＭＯＳＦＥＴの代わ
りにデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１
２）を用いた場合の実施例である。ここで、デプレッシ
ョン型ＮチャネルＭＯＳＦＥＴ（Ｍ１２）はスイッチン
グ素子または可変ゲート抵抗として振る舞う。すなわ
ち、パワーＭＯＳＦＥＴ（Ｍ０）が正常動作している場
合にはＭ１２のゲート電圧は高電位のためＭ１２はオン
状態（低インピーダンス状態）、第３のスイッチング素
子であるＮチャネルＭＯＳＦＥＴ（Ｍ５）はオフ状態で
ある。このため、外部ゲート端子２の電圧はそのまま等
価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）に印加される。このため、
高周波パルス駆動回路にも低損失で使用可能である。一
方、パワーＭＯＳＦＥＴが過熱状態になった場合にはＭ
１２のゲート電位が下がるためＭ１２はほぼオフ状態ま
たは高インピーダンス状態になり、また、ＮチャネルＭ
ＯＳＦＥＴ（Ｍ５）はオンする。このため、Ｎチャネル
ＭＯＳＦＥＴ（Ｍ５）の電流駆動能力が低くても本体パ
ワーＭＯＳＦＥＴ（Ｍ０）を高速に遮断できるという効
果がある（図２の実施例と同様の効果がある）。本実施
例のデプレッション型ＮチャネルＭＯＳＦＥＴ（Ｍ１
２）は図３の制御用ＮチャネルＭＯＳＦＥＴと同様にＰ
型ウエル構造の中に形成し、ゲート直下のＰ型ウエルの
表面だけをイオン打ち込みによりＮ型化することにより
実現できる。本実施例では、図３や図４に比べ半導体装
置の製造方法が簡単であるという利点がある。なお、Ｍ
１２はエンハンス型素子を使用することも可能である。
また、多結晶シリコンダイオードＤ６を追加した場合に
は外部ゲート端子２によるパワーＭＯＳＦＥＴ（Ｍ０）
の遮断を高速に行なえるという効果がある。
【００１６】図８は本発明の第８の実施例の回路図であ
る。本実施例では図７の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を
デプレッション型ＮチャネルＭＯＳＦＥＴ Ｍ１４、Ｍ
１５、Ｍ１３、Ｒ１１に置き換えた場合の実施例であ
る。本実施例の場合には図７の場合に比べ、保護回路の
占有面積を小さくすることができ、また、保護回路部の
スイッチング速度が高速化できるという利点がある。
る。本実施例では図７の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を
デプレッション型ＮチャネルＭＯＳＦＥＴ Ｍ１４、Ｍ
１５、Ｍ１３、Ｒ１１に置き換えた場合の実施例であ
る。本実施例の場合には図７の場合に比べ、保護回路の
占有面積を小さくすることができ、また、保護回路部の
スイッチング速度が高速化できるという利点がある。
【００１７】図９は本発明の第９の実施例の回路図であ
る。これまでの実施例では、過熱遮断回路内蔵パワーＭ
ＯＳＦＥＴを例にとり説明してきたが、本実施例では過
電流遮断回路内蔵パワーＭＯＳＦＥＴを用いた場合を示
してある。本実施例では大きなサイズ（大きなチャネル
幅）の本体パワーＭＯＳＦＥＴ（Ｍ０）と同一チップに
小さなサイズ（小さなチャネル幅）のセンス用ＭＯＳＦ
ＥＴ（Ｍ１５）を所謂カレントミラー接続して内蔵し、
本体パワーＭＯＳＦＥＴ（ＭＯ）に過電流が流れた場合
にセンス用ＭＯＳＦＥＴ（Ｍ１５）にもセンス電流が流
れる電流検出回路を実現している。通常、外部ゲート端
子に電圧が印加されるとセンス用ＭＯＳＦＥＴ（Ｍ１
５）のソース電位（５）が低電位のためＭ５はオフ、Ｍ
１７はオフ、Ｍ１６はオン、Ｍ７はオン状態である。こ
のため、外部ゲート端子（２）の印加電圧はそのまま等
価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）に印加される。一方、パワ
ーＭＯＳＦＥＴが過電流状態になった場合にはＭ１５の
ソース電圧が増加するため、上記と逆にＰチャネルＭＯ
ＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ
５）がオンする。このため、低電流駆動能力を有するＮ
チャネルＭＯＳＦＥＴ（Ｍ５）を用いてもパワーＭＯＳ
ＦＥＴ（Ｍ０）を高速に遮断できる。本実施例では抵抗
Ｒ５〜Ｒ８の値、Ｍ７のオン抵抗、Ｍ５、Ｍ１６、Ｍ１
７の電流駆動能力の設計値により、過電流時に本体パワ
ーＭＯＳＦＥＴが遮断する過電流遮断回路内蔵パワーＭ
ＯＳＦＥＴにも、電流を制御するだけの過電流制限回路
内蔵パワーＭＯＳＦＥＴにもなる。本実施例の過電流保
護回路を有する半導体装置も図３、図４、図５の実施例
で述べた過熱保護回路内蔵パワーＭＯＳＦＥＴと同じ構
造にて実現できる。
る。これまでの実施例では、過熱遮断回路内蔵パワーＭ
ＯＳＦＥＴを例にとり説明してきたが、本実施例では過
電流遮断回路内蔵パワーＭＯＳＦＥＴを用いた場合を示
してある。本実施例では大きなサイズ（大きなチャネル
幅）の本体パワーＭＯＳＦＥＴ（Ｍ０）と同一チップに
小さなサイズ（小さなチャネル幅）のセンス用ＭＯＳＦ
ＥＴ（Ｍ１５）を所謂カレントミラー接続して内蔵し、
本体パワーＭＯＳＦＥＴ（ＭＯ）に過電流が流れた場合
にセンス用ＭＯＳＦＥＴ（Ｍ１５）にもセンス電流が流
れる電流検出回路を実現している。通常、外部ゲート端
子に電圧が印加されるとセンス用ＭＯＳＦＥＴ（Ｍ１
５）のソース電位（５）が低電位のためＭ５はオフ、Ｍ
１７はオフ、Ｍ１６はオン、Ｍ７はオン状態である。こ
のため、外部ゲート端子（２）の印加電圧はそのまま等
価的に低いゲート抵抗を介して、パワーＭＯＳＦＥＴ
（Ｍ０）のゲート端子（４）に印加される。一方、パワ
ーＭＯＳＦＥＴが過電流状態になった場合にはＭ１５の
ソース電圧が増加するため、上記と逆にＰチャネルＭＯ
ＳＦＥＴ（Ｍ７）がオフ、ＮチャネルＭＯＳＦＥＴ（Ｍ
５）がオンする。このため、低電流駆動能力を有するＮ
チャネルＭＯＳＦＥＴ（Ｍ５）を用いてもパワーＭＯＳ
ＦＥＴ（Ｍ０）を高速に遮断できる。本実施例では抵抗
Ｒ５〜Ｒ８の値、Ｍ７のオン抵抗、Ｍ５、Ｍ１６、Ｍ１
７の電流駆動能力の設計値により、過電流時に本体パワ
ーＭＯＳＦＥＴが遮断する過電流遮断回路内蔵パワーＭ
ＯＳＦＥＴにも、電流を制御するだけの過電流制限回路
内蔵パワーＭＯＳＦＥＴにもなる。本実施例の過電流保
護回路を有する半導体装置も図３、図４、図５の実施例
で述べた過熱保護回路内蔵パワーＭＯＳＦＥＴと同じ構
造にて実現できる。
【００１８】以上、本発明の実施例を詳細に説明した
が、本発明は上記の実施例に限定されるものではなく、
その技術思想の範囲内で種々の変形が可能である。例え
ば、以上の実施例では本体素子がパワーＭＯＳＦＥＴの
場合に関して述べたが、本発明の回路技術は本体素子と
して、バイポーラトランジスタや絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）を用いた場合にも適用可能
であることは言うまでもない。
が、本発明は上記の実施例に限定されるものではなく、
その技術思想の範囲内で種々の変形が可能である。例え
ば、以上の実施例では本体素子がパワーＭＯＳＦＥＴの
場合に関して述べたが、本発明の回路技術は本体素子と
して、バイポーラトランジスタや絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）を用いた場合にも適用可能
であることは言うまでもない。
【００１９】
【発明の効果】本発明によれば、高周波パルス駆動時に
もスイッチング損失が小さく、また、本体素子の遮断動
作後のゲート電流が小さく、遮断動作が高速な過熱保護
または過電流保護回路内蔵パワーＭＯＳＦＥＴが得られ
るという効果がある。
もスイッチング損失が小さく、また、本体素子の遮断動
作後のゲート電流が小さく、遮断動作が高速な過熱保護
または過電流保護回路内蔵パワーＭＯＳＦＥＴが得られ
るという効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】本発明の第３の実施例の半導体装置の断面図で
ある。
ある。
【図４】本発明の第４の実施例の半導体装置の断面図で
ある。
ある。
【図５】本発明の第５の実施例の半導体装置の平面図で
ある。
ある。
【図６】本発明の第６の実施例の回路図である。
【図７】本発明の第７の実施例の回路図である。
【図８】本発明の第８の実施例の回路図である。
【図９】本発明の第９の実施例の回路図である。
１、１０１…外部ドレイン端子、２、１００…外部ゲー
ト端子、３、１０２…外部ソース端子、４…本体パワー
ＭＯＳＦＥＴの内部ゲート端子、５…センスＭＯＳＦＥ
Ｔのソース端子、１０…駆動回路、１１…制御回路、１
２…パワーＭＯＳＦＥＴの温度検出回路または電流検出
回路、１０４…Ｍ０と温度検出回路または電流検出回路
を内蔵する第１の半導体チップ、１０５…絶縁板、１０
６…Ｍ７を内蔵する第２の半導体チップ、１０７…第２
の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲー
ト用パッド、１０８…第２の半導体チップ上の本体パワ
ーＭＯＳＦＥＴの内部ゲート用パッド、１０９…第２の
半導体チップ上の外部ゲート端子用パッド、１１０…第
１の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲ
ート用パッド１１１…第１の半導体チップ上の外部ソー
ス用パッド、１１２…Ｍ７またはＭ１２のゲート制御用
端子パッド、１１３…第１の半導体チップ上の外部ゲー
ト用パッド、１０４…Ｍ０と温度検出回路または電流検
出回路を内蔵する第１の半導体チップ、１０００…Ｎ型
基板またはＮ型エピタキシャル層、１００１…高濃度Ｎ
型埋込層、１００２、１００６、１００９、１０１３…
絶縁層、１００３…高濃度Ｎ型多結晶シリコン層、１０
０４…高濃度Ｎ型単結晶シリコン層、１００５…Ｐ型ウ
エル拡散層、１００７ａ、１００７ｂ、１００７ｃ…多
結晶シリコン層、１００８…Ｐ型チャネル拡散層、１０
１０…多結晶シリコン層（制御回路用Ｐ型ＭＯＳＦＥＴ
部ゲート用）、１０１１ａ、１０１１ｂ…高濃度Ｐ型拡
散層、１０１２ａ、１０１２ｂ…高濃度Ｎ型拡散層、１
０１４、１０１５…電極層、Ｒ１〜Ｒ８…抵抗、Ｄ１〜
Ｄ６…ダイオ−ド、Ｍ０…パワーＭＯＳＦＥＴ、Ｍ１〜
Ｍ５、Ｍ１６、Ｍ１７…制御用ＮチャネルＭＯＳＦＥ
Ｔ、Ｍ６、Ｍ７、Ｍ８〜Ｍ１０…制御用ＰチャネルＭＯ
ＳＦＥＴ、Ｍ１１〜Ｍ１５…制御用デプレッション型Ｎ
チャネルＭＯＳＦＥＴ。
ト端子、３、１０２…外部ソース端子、４…本体パワー
ＭＯＳＦＥＴの内部ゲート端子、５…センスＭＯＳＦＥ
Ｔのソース端子、１０…駆動回路、１１…制御回路、１
２…パワーＭＯＳＦＥＴの温度検出回路または電流検出
回路、１０４…Ｍ０と温度検出回路または電流検出回路
を内蔵する第１の半導体チップ、１０５…絶縁板、１０
６…Ｍ７を内蔵する第２の半導体チップ、１０７…第２
の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲー
ト用パッド、１０８…第２の半導体チップ上の本体パワ
ーＭＯＳＦＥＴの内部ゲート用パッド、１０９…第２の
半導体チップ上の外部ゲート端子用パッド、１１０…第
１の半導体チップ上の本体パワーＭＯＳＦＥＴの内部ゲ
ート用パッド１１１…第１の半導体チップ上の外部ソー
ス用パッド、１１２…Ｍ７またはＭ１２のゲート制御用
端子パッド、１１３…第１の半導体チップ上の外部ゲー
ト用パッド、１０４…Ｍ０と温度検出回路または電流検
出回路を内蔵する第１の半導体チップ、１０００…Ｎ型
基板またはＮ型エピタキシャル層、１００１…高濃度Ｎ
型埋込層、１００２、１００６、１００９、１０１３…
絶縁層、１００３…高濃度Ｎ型多結晶シリコン層、１０
０４…高濃度Ｎ型単結晶シリコン層、１００５…Ｐ型ウ
エル拡散層、１００７ａ、１００７ｂ、１００７ｃ…多
結晶シリコン層、１００８…Ｐ型チャネル拡散層、１０
１０…多結晶シリコン層（制御回路用Ｐ型ＭＯＳＦＥＴ
部ゲート用）、１０１１ａ、１０１１ｂ…高濃度Ｐ型拡
散層、１０１２ａ、１０１２ｂ…高濃度Ｎ型拡散層、１
０１４、１０１５…電極層、Ｒ１〜Ｒ８…抵抗、Ｄ１〜
Ｄ６…ダイオ−ド、Ｍ０…パワーＭＯＳＦＥＴ、Ｍ１〜
Ｍ５、Ｍ１６、Ｍ１７…制御用ＮチャネルＭＯＳＦＥ
Ｔ、Ｍ６、Ｍ７、Ｍ８〜Ｍ１０…制御用ＰチャネルＭＯ
ＳＦＥＴ、Ｍ１１〜Ｍ１５…制御用デプレッション型Ｎ
チャネルＭＯＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/08 Ｈ０１Ｌ 29/78 ６５６Ｅ ６５７Ｆ (72)発明者 森川 正敏 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (6)
- 【請求項１】パワーMOSFETのドレイン領域を形成する第
１導電型半導体基板に保護回路が内蔵された半導体装置
において、 上記保護回路は上記第１導電型と第２導電型のMOSFETを
具備し、 上記保護回路の上記第２導電型のMOSFETを形成する上記
第１導電型のウエルは絶縁層を介して上記第１導電型基
板内に形成されることを特徴とする半導体装置。 - 【請求項２】上記半導体装置は第１端子と第２端子と第
３端子を有し、 上記第１端子と上記第２端子との間にドレイン・ソース
経路を有するパワーMOSFETと、 上記第３端子と上記パワーMOSFETのゲートとの間に第１
MOSFETのソース・ドレイン経路を有し、 上記パワーMOSFETのゲートと上記第２端子との間に第２
MOSFETのソース・ドレイン経路を有し、 上記第１MOSFETは上記第２導電型MOSFETで、 上記第２MOSFETは上記第１導電型MOSFETであることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】第１動作電位点と第２動作電位点との間に
そのソース・ドレイン経路を有するパワーMOSFETと、 上記パワーMOSFETのゲートに入力信号を与える端子を有
し、 上記端子と上記パワーMOSFETのゲートとの間に第１MOSF
ETのソース・ドレイン経路を有し、 上記パワーMOSFETのゲートと上記第２動作電位点の間に
第２MOSFETのソース・ドレイン経路を有し、 上記パワーMOSFETと上記第２MOSFETは第１導電型MOSFET
で形成され、 上記第１MOSFETは第２導電型MOSFETで形成され、 上記パワーMOSFET、上記第１と第２MOSFETは単一の上記
第１導電型半導体基板内に形成され、 上記第１MOSFETのボディ領域は上記第１導電型半導体基
板内に絶縁層を介して内蔵され、 上記パワーMOSFETのゲート電極とドレイン電極は半導体
基板の異なる面に形成されていることを特徴とする半導
体装置。 - 【請求項４】上記パワーMOSFETが第一状態のときには、
上記第１MOSFETは低抵抗状態、上記第２MOSFETは高抵抗
状態であり、 上記パワーMOSFETが第二状態のときには、上記第１MOSF
ETは高抵抗状態、上記第２MOSFETは低抵抗状態であり、 上記パワーMOSFETが第二状態のときには、上記パワーMO
SFETが電流制限状態または電流遮断状態であることを特
徴とする請求項２乃至請求項３のいずれかに記載の半導
体装置。 - 【請求項５】パワートランジスタの入力信号を受ける端
子と該パワートランジスタを制御している電極との間に
第１MOSFETを設け、 前記パワートランジスタを制御している電極と第２MOSF
ETのドレインは電気的に接続され、 上記パワートランジスタと第２MOSFETはいずれも第１導
電型のトランジスタで構成され、前記パワートランジス
タの上記第１導電型の基体に前記第１と第２MOSFETの第
２導電型領域が形成され、 上記第１MOSFETは第２導電型のトランジスタで、絶縁層
を介して上記第１導電型のベース領域に形成されること
を特徴とする半導体装置。 - 【請求項６】上記第１導電型はN型であり、上記第２導
電型はＰ型であることを特徴とする請求項１乃至請求項
５のいずれかに記載の半導体装置。
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|---|---|---|---|
| JP5031579A JP3018816B2 (ja) | 1993-02-22 | 1993-02-22 | 半導体素子の保護回路ならびにこれを有する半導体装置 |
| JP17505599A JP3446665B2 (ja) | 1993-02-22 | 1999-06-22 | 半導体素子の保護回路ならびにこれを有する半導体装置 |
| JP2003093135A JP4007450B2 (ja) | 1993-02-22 | 2003-03-31 | 半導体装置 |
| JP2007025328A JP4437823B2 (ja) | 1993-02-22 | 2007-02-05 | 半導体装置 |
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|---|---|
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|---|---|---|---|
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Cited By (1)
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|---|---|---|---|---|
| JP2016171198A (ja) * | 2015-03-12 | 2016-09-23 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
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| JP3544592B2 (ja) * | 1995-11-09 | 2004-07-21 | 株式会社ルネサステクノロジ | 制御回路内蔵絶縁ゲート型半導体装置 |
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