JP7224922B2 - 高周波集積回路 - Google Patents

Description

実施形態は、概して高周波集積回路に関する。

スマートフォンなどの無線通信端末において、信号経路の切り替えを行うためのスイッチ回路を含んだ高周波集積回路が使用される。

特開平９－２０００２１号公報

高速なスイッチングが可能な高周波集積回路を提供しようとするものである。

一実施形態による高周波集積回路は、第１スイッチ回路と、第２スイッチ回路と、第１回路と、を含む。上記第１スイッチ回路は、第１制御ノードに印加される電位に応じて第１ノードと第２ノードの導通を制御する。上記第２スイッチ回路は、第２制御ノードに印加される電位に応じて上記第１制御ノードと第１電位ノードの導通を制御する。上記第１回路は、上記第１制御ノードに接続された第１出力ノードおよび上記第２制御ノードに接続された第２出力ノードを含み、上記第１出力ノードにおいて第１電位を出力している間に上記第２出力ノードにおいて上記第２スイッチ回路を非導通にさせる電位を出力し、上記第２出力ノードにおいて上記第２スイッチ回路を導通させる電位を出力している間に上記第１出力ノードにおいて上記第１出力ノードが上記第１電位を出力している間のインピーダンスより高いインピーダンスを有する。上記第１回路は、上記第１出力ノードにおいて上記第１電位を出力している間および第２電位を出力している間に上記第２出力ノードにおいて上記第２スイッチ回路を非導通にさせる電位を出力する。上記第１電位ノードの電位は、上記第１電位より低く、上記第２電位より高い。

図１は、第１実施形態の集積回路の機能ブロックを示す。 図２は、第１実施形態の集積回路の適用の例を示す。 図３は、第１実施形態のスイッチ部の詳細を示す。 図４は、第１実施形態のスイッチ部の動作中の一状態を示す。 図５は、第１実施形態のスイッチ部の動作中の一状態を示す。 図６は、第１実施形態のスイッチ部の動作中の一状態を示す。 図７は、第１実施形態のスイッチ部のいくつかのノードの電位および信号を時間に沿って示す。 図８は、第１実施形態のスイッチ部のいくつかのノードの電位を時間に沿って詳細に示す。 図９は、参考用のスイッチ部を示す。 図１０は、参考用のスイッチ部のいくつかのノードの電位を時間に沿って示す。 図１１は、第２実施形態のスイッチ部の詳細を示す。 図１２は、第２実施形態のスイッチ部の動作中の一状態を示す。 図１３は、第２実施形態のスイッチ部の動作中の一状態を示す。 図１４は、第２実施形態のスイッチ部の動作中の一状態を示す。 図１５は、第２実施形態のゲート電位印加回路の一例の一部の回路図である。 図１６は、第２実施形態のゲート電位印加回路の一例の一部の回路図である。 図１７は、第２実施形態のゲート電位印加回路の一例の一部の回路図である。 図１８は、第２実施形態のゲート電位印加回路の一例の一部の回路図である。 図１９は、第２実施形態のスイッチ部のいくつかのノードの電位または信号を時間に沿って示す。

以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能および構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。。また、或る実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。

本明細書および特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的または常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。

（第１実施形態）
＜１．１．構成＞
図１は、第１実施形態の集積回路に含まれる機能ブロックを示す。集積回路１０は、例えば半導体チップとして形成され、例えば、スマートフォンなどの無線通信端末などの装置１００に含まれる。集積回路１０は、例えば、ＬＴＥ（登録商標）（long term evolution）および（または）Ｗｉｆｉ用の無線通信端末において使用されることができる。

集積回路１０は、出力部１、スイッチ部２、受信部３、および制御部４を含む。出力１部１は、任意の信号を出力する。出力部１から出力される信号は、スイッチ部２の第１ポート（または端子あるいはノード）Ｐ１に供給される。スイッチ部２は、第１ポートＰ１および第２ポートＰ２を含み、制御信号Ｃｏｎｔを受け取り、制御信号Ｃｏｎｔに基づいて、第１ポートＰ１と第２ポートＰ２の導通（接続）および非導通（非接続あるいは切断）を制御する。制御信号Ｃｏｎｔは、制御部４から供給される。スイッチ部２の第２ポートＰ２は、受信部３に接続されている。受信部３は、第２ポートＰ２からの信号を受け取る。

出力部１および受信部３は、任意の信号をそれぞれ出力および受信する任意の回路の組合わせであることができる。出力部１および受信部３は、高周波の信号、特に、３００ＭＨｚ以上の周波数の信号を授受することができ、例えば、ＬＴＥおよび（または）Ｗｉｆｉの規格で定められた周波数の信号を授受することができる。集積回路１０は、このような高周波の信号を扱う高周波集積回路であることができる。

図２は、第１実施形態の集積回路１０の適用の例を示す。図２に示されるように、集積回路１０は、マルチプレクサ１１、デュプレクサＤ、バッファＢ１、Ｂ２、Ｂ３、およびＢ４、ならびにＲＦ（radio frequency）ＩＣ（integrated circuit）１２を含む。

マルチプレクサ１１は、ポートＰ１１において、例えばアンテナＴに接続され、ポートＰ１２、Ｐ１３、およびＰ１４を含みポートＰ１１をポートＰ１２、Ｐ１３、およびＰ１４の選択された１つと接続することができる。

マルチプレクサ１１は、トランジスタ等のスイッチＳ１、Ｓ２、およびＳ３を含む。スイッチＳ１は、ポートＰ１１とポートＰ１２との間に接続され、スイッチＳ２は、ポートＰ１１とポートＰ１３との間に接続され、スイッチＳ３は、ポートＰ１１とポートＰ１３との間に接続されている。

ポートＰ１２は、バッファＢ１の入力と接続されている。バッファＢ１から出力される信号はＲＦＩＣ１２に供給される。ポートＰ１３は、バッファＢ２の出力と接続されている。バッファＢ２の入力はＲＦＩＣ１２から信号を受け取る。

デュプレクサＤは、ポートＰ１４と接続されており、ポートＰ１４とバッファＢ３の入力、およびポートＰ１４とバッファＢ４の出力を選択的に接続する。バッファＢ３から出力される信号はＲＦＩＣ１２に供給される。バッファＢ４の入力はＲＦＩＣ１２から信号を受け取る。

図１の出力部１、受信部３、およびスイッチ部２は、集積回路１０中の信号を出力する任意の第１回路と、当該信号を送信する任意の第２回路と、第１回路および第２回路の導通および非導通を制御する任意の第３回路にそれぞれ適用されることが可能である。具体的な例として、図１の出力部１、スイッチ部２、および受信部３は、それぞれ、図２のアンテナＴ、スイッチＳ１、およびバッファＢ１であることが可能である。または、図１の出力部１、スイッチ部２、および受信部３は、それぞれ、図２のバッファＢ２、スイッチＳ２、およびアンテナＴであることが可能である。

図３は、第１実施形態のスイッチ部２の詳細を示し、スイッチ部２の詳細を機能ブロックと素子のシンボルにより示す。

図３に示されるように、スイッチ部２は、電位生成回路２１、ゲート電位印加回路２２、ゲートスイッチ２３、パルス発生回路２４、放電スイッチ２５、抵抗（抵抗素子）Ｒ１、およびスイッチ回路２６を含む。

スイッチ回路２６は、第１端、第２端、および制御ノードを有し、制御ノードで受け取られる電位に基づいて、第１端と第２端との間の導通および非導通にする。スイッチ回路２６は、ＦＥＴ（field effect transistor）であることが可能であり、以下の記述および図はこの例に基づく。

電位生成回路２１は、例えば、集積回路１０の外部から電源電位を受け取り、電源電位を使用して、正電位Ｖｐおよび負電位Ｖｎを生成する。正電位Ｖｐは、トランジスタ２６を十分にオンさせる大きさを有する。負電位Ｖｎは、トランジスタ２６を第１ポートＰ１の電位および（または）第２ポートＰ２の電位によらずに十分にオフさせる大きさを有する。より具体的には、負電位Ｖｎは、第１ポートＰ１および（または）第２ポートＰ２の電位によらずに、トランジスタ２６を確実にカットオフさせる大きさを有する。

ゲート電位印加回路２２は、電位生成回路２１から、正電位Ｖｐおよび負電位Ｖｎを受け取る。ゲート電位印加回路２２はまた、制御部４から制御信号Ｃｏｎｔを受け取る。制御信号Ｃｏｎｔは、例えばディジタル信号であり、ゲート電位印加回路２２は、制御信号Ｃｏｎｔのレベルに基づいて、出力ノードＮｖｏｕｔにおいて、正電位Ｖｐまたは負電位Ｖｎを出力する。ゲート電位印加回路２２は、制御信号Ｃｏｎｔが第１レベルである間、負電位Ｖｎを出力ノードＮｖｏｕｔにおいて出力し、制御信号Ｃｏｎｔが第２レベルである間、正電位Ｖｐを出力ノードＮｖｏｕｔにおいて出力する。より具体的な例として、ゲート電位印加回路２２は、制御信号Ｃｏｎｔがローレベルである間、負電位Ｖｎを出力ノードＮｖｏｕｔにおいて出力し、制御信号Ｃｏｎｔがハイレベルである間、正電位Ｖｐを出力ノードＮｖｏｕｔにおいて出力する。

出力ノードＮｖｏｕｔは、ゲートスイッチ２３の第１端に接続されている。ゲートスイッチ２３は、制御ノードおよび第２端をさらに有し、制御ノードで受け取られる信号のレベルに基づいて、第１端と第２端とを導通または非導通にする。ゲートスイッチ２３は、例えば、ＦＥＴなどのトランジスタであることが可能であり、ｐ型のＦＥＴであることが可能である。この場合、ゲートスイッチ２３の第１端および第２端はそれぞれ電流経路の一端および他端であり、制御ノードはゲート電極である。

ゲートスイッチ２３の第２端は、抵抗Ｒ１を介してトランジスタ２６のゲート電極に接続されている。トランジスタ２６のゲート電極に印加される電位は、ゲート電位Ｖｇとして引用される。トランジスタ２６の第１端（電流経路の一端）は、第１ポートＰ１として機能し、トランジスタ２６の第２端（電流経路の他端）は、第２ポートＰ２として機能する。

ゲートスイッチ２３の第２端はまた、放電スイッチ２５の第１端に接続されている。放電スイッチ２５は、制御ノードおよび第２端をさらに有し、制御ノードで受け取られる信号のレベルに基づいて、第１端と第２端とを導通または非導通にする。放電スイッチ２５の第２端は、定電位ノードＮＦに接続されている。定電位ノードＮＦは、正電位Ｖｐと負電位Ｖｎの間の電位を有し、例えばグランド（接地電位のノード）の電位Ｇｎｄのノードである。

放電スイッチ２５は、例えば、ＦＥＴなどのトランジスタであることが可能であり、ｎ型のＦＥＴであることが可能である。この場合、放電スイッチ２５の第１端および第２端はそれぞれ電流経路の一端および他端であり、制御ノードはゲート電極である。

制御信号Ｃｏｎｔはまた、パルス発生回路２４に供給される。パルス発生回路２４は、出力ノードＮｐｏｕｔを有し、制御信号Ｃｏｎｔから或るパルス状のディジタル信号を生成し、生成されたパルス信号を出力ノードＮｐｏｕｔにおいて出力する。パルス発生回路２４は、制御信号Ｃｏｎｔのレベルの変化から予め定められた或る期間に亘ってパルス信号を発生させる。より具体的な例として、パルス発生回路２４は、制御信号Ｃｏｎｔがローレベルからハイレベルに変化したときから、およびハイレベルからローレベルに変化したときから、或る期間に亘ってハイレベルの信号を出力ノードＮｐｏｕｔにおいて出力する。

パルス発生回路２４の出力ノードＮｐｏｕｔ上の信号Ｐｏｕｔは、ゲートスイッチ２３に供給され、ゲートスイッチ２３の制御信号として機能する。信号Ｐｏｕｔは、また、放電スイッチ２５に供給され、放電スイッチ２５の制御信号として機能する。ゲートスイッチ２３と放電スイッチ２５は、排他的にオンする。すなわち、信号Ｐｏｕｔが第１レベルの間、ゲートスイッチ２３はオンしており、放電スイッチ２５はオフしている。信号Ｐｏｕｔが第２レベルの間、ゲートスイッチ２３はオフしており、放電スイッチ２５はオンしている。例えば、第１レベルはローレベルで、第２レベルはハイレベルである。

＜１．２．動作＞
図４から図６は各々、第１実施形態のスイッチ部２の一状態を示し、図３のスイッチ部２の動作中の一状態を示す。図４は、トランジスタ２６をオフに維持している間の状態を示す。図５は、トランジスタ２６のオンとオフとの切り替わりの間に生じる状態を示す。図６は、トランジスタ２６をオンに維持している間の状態を示す。

図４に示されるように、制御信号Ｃｏｎｔは、ゲート電位印加回路２２に負電位Ｖｎを印加させることを指示するレベル（ローレベル）を有しており、このため、出力ノードＮｖｏｕｔは、負電位Ｖｎを有する。また、パルス発生回路２４からの信号Ｐｏｕｔは、ゲートスイッチ２３を導通（オン）させるとともに放電スイッチ２５を非導通にさせる（オフさせる）レベル（ローレベル）を有しており、このため、ゲートスイッチ２３はオンしているとともに放電スイッチ２５はオフしている。よって、トランジスタ２６のゲートには負電位Ｖｎが印加されており、トランジスタ２６はオフしている。上記のように、負電位Ｖｎは、トランジスタ２６を第１ポートＰ１および（または）第２ポートＰ２の大きさによらずに十分にオフさせる大きさを有しており、トランジスタ２６は、第１ポートＰ１と第２ポートＰ２を十分に分離している。

図５に示されるように、信号Ｐｏｕｔは、ゲートスイッチ２３をオフさせるとともに放電スイッチ２５をオンさせるレベル（ハイレベル）を有しており、このため、ゲートスイッチ２３はオフしているとともに放電スイッチ２５はオンしている。制御信号Ｃｏｎｔのレベルはハイレベルの場合もあるし、ローレベルの場合もある。いずれの場合にせよ、ゲートスイッチ２３がオフしてトランジスタ２６のゲートの先はハイインピーダンス状態となっており、ゲートスイッチ２３がオンしている状態のインピーダンスより高いインピーダンスの状態となっている。このため、出力ノードＮｖｏｕｔ上の電位は、トランジスタ２６のゲートには印加されていない。代わりに、トランジスタ２６のゲートは、放電スイッチ２５を介して、定電位ノードＮＦ（例えばグランド）に接続されている。

図６に示されるように、制御信号Ｃｏｎｔは、ゲート電位印加回路２２に正電位Ｖｐを印加させることを指示するレベル（ハイレベル）を有しており、このため、出力ノードＮｖｏｕｔは、正電位Ｖｐを有する。また、パルス発生回路２４からの信号Ｐｏｕｔは、ゲートスイッチ２３をオンさせるとともに放電スイッチ２５をオフさせるレベルを有しており、このため、ゲートスイッチ２３はオンしているとともに放電スイッチ２５はオフしている。よって、トランジスタ２６のゲートには正電位Ｖｐが印加されており、トランジスタ２６はオンしており、トランジスタ２６は、第１ポートＰ１と第２ポートＰ２を電気的に接続している。

図７は、第１実施形態のスイッチ部２のいくつかのノードの電位および信号を時間に沿って示す。図７の電位および信号は、図４、図５、または図６の状態を含むいくつかの状態の切り替えを制御するための例に過ぎない。なお、図７は、理解を促進するために電位または信号の変化の際の遅延を省略して描いている。いくつかの電位および信号の遅延が考慮された波形は別の図に示されている。

時刻ｔ０において、制御信号Ｃｏｎｔは、ローレベルであり、よって出力ノードＮｖｏｕｔは、負電位Ｖｎを有する。時刻ｔ０は、時刻ｔ０の前に制御信号Ｃｏｎｔがローレベルになってから一定の時間を経過した後であり、よって、ノードＮｐｏｕｔの電位（信号Ｐｏｕｔ）はローレベルを有する。このため、放電スイッチ２５はオフしていて定電位ノードＮＦから分離されているとともに、ゲートスイッチ２３はオンしていて出力ノードＮｖｏｕｔの電位がトランジスタ２６のゲートに印加されており、トランジスタ２６のゲート電位Ｖｇは、負電位Ｖｎである。

時刻ｔ０から後続の時刻ｔ１までの状態は図４の状態に相当する。

時刻ｔ１において、制御信号Ｃｏｎｔがハイレベルに変化する。この変化により、出力ノードＮｖｏｕｔの電位は、正電位Ｖｐに変化する。また、制御信号Ｃｏｎｔのレベルの変化に起因して、時刻ｔ１から信号Ｐｏｕｔはハイレベルになる。信号Ｐｏｕｔのハイレベルは、時刻ｔ２まで継続する。

信号Ｐｏｕｔがハイレベルに変化したことにより、ゲートスイッチ２３はオフし、トランジスタ２６のゲートはゲート電位印加回路２２の出力ノードＮｖｏｕｔから分離され、トランジスタ２６のゲートから見てゲートスイッチ２３はハイインピーダンス状態になる。また、信号Ｐｏｕｔがハイレベルに変化したことにより、放電スイッチ２５がオンし、トランジスタ２６のゲートは定電位ノードＮＦに接続される。上記のように、定電位ノードＮＦの電位は、正電位Ｖｐと負電位Ｖｎの間の大きさを有し、例えばグランド電位Ｇｎｄである。このため、ゲート電位Ｖｇは、定電位に向かって放電され、グランド電位Ｇｎｄを有する状態に至る。図４は、定電位がグランド電位Ｇｎｄの例を示し、以下の記述は、この例に基づく。時刻ｔ１から時刻ｔ２までの状態は図５の状態に相当する。

時刻ｔ２において、信号Ｐｏｕｔがローレベルに変化する。信号Ｐｏｕｔのローレベルへの変化により、放電スイッチ２５はオフし、ゲート電位Ｖｇの放電スイッチ２５を介した放電は終了する。また、信号Ｐｏｕｔのローレベルへの変化により、ゲートスイッチ２３はオンし、トランジスタ２６のゲートはゲート電位印加回路２２の出力ノードＮｖｏｕｔに電気的に接続される。この結果、ゲート電位印加回路２２の出力ノードＮｖｏｕｔの電位がトランジスタ２６のゲートに転送され、ゲート電位Ｖｇは正電位Ｖｐへと上昇する。時刻ｔ２の状態は、時刻ｔ３まで継続する。時刻ｔ２から時刻ｔ３までの状態は、図６の状態に相当する。

時刻ｔ３において、制御信号Ｃｏｎｔがローレベルに変化する。この変化により、出力ノードＮｖｏｕｔの電位は、負電位Ｖｎに変化する。また、制御信号Ｃｏｎｔのレベルの変化に起因して、時刻ｔ３から信号Ｐｏｕｔはハイレベルになる。信号Ｐｏｕｔのハイレベルは、時刻ｔ４まで継続する。

信号Ｐｏｕｔ３がローレベルに変化したことにより、ゲートスイッチ２３はオフし、トランジスタ２６のゲートはゲート電位印加回路２２の出力ノードＮｖｏｕｔから分離され、トランジスタ２６のゲートから見てゲートスイッチ２３はハイインピーダンス状態になる。また、放電スイッチ２５がオンする。このときのゲートスイッチ２３および放電スイッチ２５の状態は、図５に示される状態と同じである。ゲートスイッチ２３がオフであるとともに放電スイッチ２５がオンであるため、ゲート電位Ｖｇは放電されてグランド電位Ｇｎｄを有することになる。時刻ｔ３の状態は時刻ｔ４まで継続する。

時刻ｔ４において、信号Ｐｏｕｔがローレベルに変化する。信号Ｐｏｕｔのローレベルへの変化により、放電スイッチ２５はオフし、ゲート電位Ｖｇの放電スイッチ２５を介した放電は終了する。また、信号Ｐｏｕｔのローレベルへの変化により、ゲートスイッチ２３はオンし、トランジスタ２６のゲートはゲート電位印加回路２２の出力ノードＮｖｏｕｔに電気的に接続される。この結果、ゲート電位印加回路２２の出力ノードＮｖｏｕｔの電位がトランジスタ２６のゲートに転送され、ゲート電位Ｖｇは負電位Ｖｎへと低下する。時刻ｔ４以降の状態は、図４の状態に相当する。

図８は、第１実施形態のスイッチ部２のいくつかのノードの電位を時間に沿って詳細に示す。図８は、時刻ｔ０以降で時刻ｔ３前の期間について示す。

図８の出力ノードＮｖｐは、電位生成回路２１の正電位Ｖｐを出力するノードである。出力ノードＮｖｐは、時刻ｔ０において、正電位Ｖｐを有する。

時刻ｔ１において、トランジスタ２６のゲートは、放電スイッチ２５を介してグランド電位Ｇｎｄのノードに接続される。このため、トランジスタ２６のゲートの負電荷がグランドに流れ込み、負電位Ｖｎであったゲート電位Ｖｇは、グランド電位Ｇｎｄへと速やかに上昇する。

また、時刻ｔ１から時刻ｔ２までの間、出力ノードＮｖｐは、トランジスタ２６のゲートと接続されておらず、正電位Ｖｐを保つ。

時刻ｔ２において、トランジスタ２６のゲートの放電スイッチ２５を介したグランド電位Ｇｎｄのノードへの接続が終了するとともに、トランジスタ２６のゲートは出力ノードＮｖｐに接続される。このため、出力ノードＮｖｐ中の正電荷がトランジスタ２６のゲートに流れ込み、出力ノードＮｖｐの電位は一時的に下降する。正電荷がトランジスタ２６のゲートに流れ込むことにより、時刻ｔ２からゲート電位Ｖｇは上昇する。

時刻ｔ１１において、ゲート電位Ｖｇと出力ノードＮｖｐの電位が等しくなった後は、ゲート電位Ｖｇと出力ノードＮｐの電位は、スイッチ部２の素子により定まる時定数に基づく傾きで上昇し、時刻ｔ１２において正電位Ｖｐに達する。時刻ｔ１から時刻ｔ１２までの期間は、スイッチング時間と称される。

＜１．３．効果＞
第１実施形態によれば、以下に記述されるように、スイッチング時間の短いスイッチ部２を含んだ集積回路１０が提供されることができる。

図９は、参考用のスイッチ部２Ｃを示す。図９に示されるように、スイッチ部２Ｃは図３のスイッチ部２と同じく第１ポートＰ１と第２ポートＰ２との間の導通および非導通を制御する。一方、スイッチ部２Ｃは、スイッチ部２のゲートスイッチ２３、パルス発生回路２４、および放電スイッチ２５を含まない。そして、ゲート電位印加回路２２の出力ノードＮｖｏｕｔは、抵抗Ｒ１に直接接続されている。

図１０は、スイッチ部２Ｃのいくつかのノードの電位を時間に沿って詳細に示す。より具体的には、図１０は、制御信号Ｃｏｎｔがローレベルからハイレベルに変化する時刻ｔ１の前後の期間を示す。

時刻ｔ１において、ゲート電位Ｖｇには負電位Ｖｎが印加されている。そして、時刻ｔ１において、制御信号Ｃｏｎｔがローレベルからハイレベルに変化することに応じて、出力ノードＮｖｏｕｔの電位は、負電位Ｖｎから正電位Ｖｐに変化する。これに伴い、ゲート電位Ｖｇに印加される電位は、負電位Ｖｎから正電位Ｖｐに向かって上昇する。

このとき、ゲート電位Ｖｇの電位を変化させるのは電位生成回路２１であり、電位生成回路２１は電源電位などから生成された正電位Ｖｐを使用して、ゲート電位Ｖｇを負電位Ｖｎから正電位Ｖｐへと引き上げる。このため、ゲート電位Ｖｇの上昇に時間がかかり、ゲート電位Ｖｇは、図９の時刻ｔ１２より後の時刻ｔ１３において、正電位Ｖｐに達する。すなわち、スイッチング時間は、時刻ｔ１から時刻ｔ１３であり、第１実施形態（図８）のケースのスイッチング時間より長い。

第１実施形態によれば、トランジスタ２６のゲートに印加されるべき電位が負電位Ｖｎと正電位Ｖｐとの間で切り替えられる直前に、ゲートはゲート電位印加回路２２の出力ノードＮｖｏｕｔから切断されるとともに放電スイッチ２５により、負電位Ｖｎと正電位Ｖｐの間の電位のノード、典型例としてグランド電位Ｇｎｄのノードに接続される。このため、切り替わり後の負電位Ｖｎまたは正電位Ｖｐがゲートに印加される時点で、ゲートは定電位ノードＮＦの電位（例えばグランド電位Ｇｎｄ）に放電済みである。よって、切り替わり後の正電位Ｖｐまたは負電位Ｖｎのトランジスタ２６のゲートへの印加後、速やかに、ゲート電位Ｖｇは目的の電位に達する。このため、トランジスタ２６のスイッチング時間は、図９および図１０の参考例のスイッチング時間よりも短く、トランジスタ２６を高速でオンおよびオフさせることができる。

（第２実施形態）
第２実施形態は、スイッチ部２の第１実施形態と同様の動作を実現するための構成の点で、第１実施形態と異なる。以下、第１実施形態と異なる特徴が主に記述される。

図１１は、第２実施形態のスイッチ部２の詳細を示し、スイッチ部２の詳細を機能ブロックと素子のシンボルにより示す。以下、第２実施形態のスイッチ部２は、スイッチ部２ａとして引用され、第１実施形態のスイッチ部２と区別される。

図１１に示されるように、スイッチ部２ａは、図３の第１実施形態のスイッチ部２のゲート電位印加回路２２に代えてゲート電位印加回路３１を含み、ゲートスイッチ２３およびパルス発生回路２４を含まない。

ゲート電位印加回路３１は、３ステートのうちの選択された１つのステートにとどまるように構成されている。具体的には、ゲート電位印加回路３１は、第１実施形態と同じく、電位生成回路２１から正電位Ｖｐおよび負電位Ｖｎを受け取り、制御信号Ｃｏｎｔに基づいて、第１ステートまたは第２ステートにとどまる。ゲート電位印加回路３１は、第１ステートおよび第２ステートにおいて、それぞれ、正電位Ｖｐおよび負電位Ｖｎを出力ノードＮｖｏｕｔにおいて出力する。第３ステートでは、ゲート電位印加回路３１は、出力ノードＮｖｏｕｔにおいてハイインピーダンス状態にあり、第１および第２ステートでの出力ノードＮｖｏｕｔのインピーダンスより高いインピーダンスを有する状態にある。以下、ゲート電位印加回路３１が出力ノードＮｖｏｕｔにおいてハイインピーダンス状態にある状態は、ゲート電位印加回路３１が出力ハイインピーダンス状態にあると称される場合がある。

ゲート電位印加回路３１は、制御信号Ｃｏｎｔのレベルの変化から予め定められた或る期間に亘ってハイインピーダンス状態、すなわち第３ステート、にある。また、ゲート電位印加回路３１は、第１実施形態と同じく、制御信号Ｃｏｎｔが第１レベルである間、負電位Ｖｎを出力ノードＮｖｏｕｔにおいて出力し、制御信号Ｃｏｎｔが第２レベルである間、正電位Ｖｐを出力ノードＮｖｏｕｔにおいて出力する。より具体的には、ゲート電位印加回路３１は、制御信号Ｃｏｎｔがローレベルである間、負電位Ｖｎを出力ノードＮｖｏｕｔにおいて出力し、制御信号Ｃｏｎｔがハイレベルである間、正電位Ｖｐを出力ノードＮｖｏｕｔにおいて出力する。

ゲート電位印加回路３１の出力ノードＮｖｏｕｔは、抵抗Ｒ１を介してトランジスタ２６のゲートに接続されている。

ゲート電位印加回路３１は、ノードＮｐｏｕｔを有し、制御信号Ｃｏｎｔからディジタルの信号Ｐｏｕｔを生成し、信号ＰｏｕｔをノードＮｐｏｕｔにおいて出力する。信号Ｐｏｕｔは、放電スイッチ２５の制御ノードに供給される。信号Ｐｏｕｔは、ゲート電位印加回路３１が第１ステートまたは第２ステートにある間、ローレベルを有し、第３ステートにある間（出力ハイインピーダンス状態にある間）、ハイレベルを維持する。

スイッチ部２ａによっても、第１実施形態のスイッチ部２と同じ動作が実現されることができる。例えば、第１実施形態の図７のような制御信号Ｃｏｎｔの時間に沿った変化により、第２実施形態においても、信号ＶｏｕｔおよびＰｏｕｔ、ならびにゲート電位Ｖｇは図７と同じように時間に沿って変化する。

図１２から図１４は各々、第２実施形態のスイッチ部２ａの一状態を示し、図１１のスイッチ部２ａの動作中の一状態を示す。図１２は、トランジスタ２６をオフに維持している間の状態を示す。図１３は、トランジスタ２６のオンとオフとの切り替わりの間に生じる状態を示す。図１４は、トランジスタ２６をオンに維持している間の状態を示す。

図１２に示されるように、制御信号Ｃｏｎｔは、ゲート電位印加回路３１に負電位Ｖｎを印加させることを指示するレベル（ローレベル）を有しており、このため、出力ノードＮｖｏｕｔは、負電位Ｖｎを有する。また、パルス発生回路２４からの信号Ｐｏｕｔは、放電スイッチ２５をオフさせるレベル（ローレベル）を有しており、このため、放電スイッチ２５はオフしている。よって、トランジスタ２６のゲートには負電位Ｖｎが印加されており、トランジスタ２６はオフしている。

図１３に示されるように、信号Ｐｏｕｔは放電スイッチ２５をオンさせるレベル（ハイレベル）を有している。よって、トランジスタ２６のゲートは、放電スイッチ２５を介して、グランド電位Ｇｎｄのノードに接続されている。また、信号Ｐｏｕｔが放電スイッチ２５をオンさせるレベルを有している間、ゲート電位印加回路３１は出力ハイインピーダンス状態にある。このため、トランジスタ２６のゲートの電荷がゲート電位印加回路３１に出力ノードＮｖｏｕｔから流入することは抑制されている。

図１４に示されるように、制御信号Ｃｏｎｔは、ゲート電位印加回路３１に正電位Ｖｐを印加させることを指示するレベル（ハイレベル）を有しており、このため、出力ノードＮｖｏｕｔは、正電位Ｖｐを有する。また、信号Ｐｏｕｔは、放電スイッチ２５をオフさせるレベル（ローレベル）を有しており、このため、放電スイッチ２５はオフしている。よって、トランジスタ２６のゲートには正電位Ｖｐが印加されており、トランジスタ２６はオンしている。

次に、ゲート電位印加回路３１の具体的な構成の例が、記述される。

図１５から図１８は、各々、第２実施形態のゲート電位印加回路３１の一例の一部の回路図である。図１５に示されるように、ゲート電位印加回路３１は、ｐ型のＭＯＳＦＥＴ ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４、ＴＰ５、およびＴＰ６、ｎ型のＭＯＳＦＥＴ ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、ＴＮ５、およびＴＮ６、抵抗Ｒ１１、Ｒ１２、Ｒ１３、およびＲ１４、ならびにインバータ回路ＩＶ１を含む。

正電位Ｖｐを受け取るノードＮ１１とノードＮ１２との間に、抵抗Ｒ１１およびトランジスタＴＰ１がこの順で直列に接続されている。ノードＮ１２は、トランジスタＴＮ１の第１端に接続されており、トランジスタＴＮ１の第２端はグランド電位Ｇｎｄのノードに接続されている。トランジスタＴＮ１のゲートは、ノードｄ１に接続されている。

ノードＮ１１とノードＮ１３との間に、抵抗Ｒ１２およびトランジスタＴＰ２がこの順で直列に接続されている。トランジスタＴＰ２のゲートはノードＮ１２に接続されている。ノードＮ１３は、トランジスタＴＰ１のゲートに接続されているとともに、トランジスタＴＮ２の第１端に接続されている。トランジスタＴＮ２は、第２端においてグランド電位Ｇｎｄのノードに接続されており、ゲートにおいてノードｄ２に接続されている。

ノードｄ３とノードＮ１４との間にトランジスタＴＰ３が接続されている。トランジスタＴＰ３のゲートは、グランド電位Ｇｎｄのノードに接続されている。ノードＮ１４と負電位Ｖｎを受け取るノードＮ１５との間に、トランジスタＴＮ３および抵抗Ｒ１３がこの順で直列に接続されている。

ノードｄ４とノードＮ１６との間にトランジスタＴＰ４が接続されている。トランジスタＴＰ４のゲートは、グランド電位Ｇｎｄのノードに接続されている。ノードＮ１６は、トランジスタＴＮ３のゲートに接続されている。ノードＮ１６とノードＮ１５との間に、トランジスタＴＮ４および抵抗Ｒ１４がこの順で直列に接続されている。トランジスタＴＮ４のゲートは、ノードＮ１４に接続されている。

ノードＮ１１とグランド電位Ｇｎｄのノードとの間に、トランジスタＴＰ５およびＴＮ５がこの順に直列に接続されている。トランジスタＴＰ５およびＴＮ５はノードＮｘで接続されている。トランジスタＴＰ５のゲートおよびトランジスタＴＮ５のゲートは、ノードＮ１２に接続されている。ノードＮｘはインバータ回路ＩＶ１の高電位側の電源電位を受け取るノードに接続されている。

グランド電位ＧｎｄのノードとノードＮ１５との間に、トランジスタＴＰ６およびＴＮ６がこの順に直列に接続されている。トランジスタＴＰ６およびＴＮ６はノードＮｙで接続されている。トランジスタＴＰ６のゲートおよびトランジスタＴＮ６のゲートは、ノードＮ１４に接続されている。ノードＮｙはインバータ回路ＩＶ１の低電位側の電源電位を受け取るノードに接続されている。

インバータ回路ＩＶ１の入力はグランド電位Ｇｎｄのノードに接続されており、インバータ回路ＩＶ１の出力はゲート電位印加回路３１の出力ノードＮｖｏｕｔとして機能する。

図１６に示されるように、ゲート電位印加回路３１は、インバータ回路ＩＶ１１、ＩＶ１２、およびＩＶ１３をさらに含む。インバータ回路ＩＶ１１、ＩＶ１２、およびＩＶ１３はみな、高電位側の電源電位を受け取るノードにおいて内部電源電位Ｖｄ＿ｉｎｔのノードに接続されているとともに、低電位側の電源電位を受け取るノードにおいてグランド電位Ｇｎｄのノードに接続されている。

インバータ回路ＩＶ１１は、入力においてノードＩＮＡと接続されており、インバータ回路ＩＶ１１の出力は、ノードｄ１として機能する。インバータ回路ＩＶ１２は、入力においてノードＩＮＡと接続されており、出力においてインバータ回路ＩＶ１３の入力に接続されている。インバータ回路ＩＶ１３の出力はノードｄ２として機能する。

図１７に示されるように、ゲート電位印加回路３１は、インバータ回路ＩＶ２１、ＩＶ２２、およびＩＶ２３をさらに含む。インバータ回路ＩＶ２１、ＩＶ２２、およびＩＶ２３はみな、高電位側の電源電位を受け取るノードにおいて内部電源電位Ｖｄ＿ｉｎｔのノードに接続されているとともに、低電位側の電源電位を受け取るノードにおいてグランド電位Ｇｎｄのノードに接続されている。

インバータ回路ＩＶ２１は、入力においてノードＩＮＢと接続されており、インバータ回路ＩＶ２１の出力は、ノードｄ３として機能する。インバータ回路ＩＶ２２は、入力においてノードＩＮＢと接続されており、出力においてインバータ回路ＩＶ２３の入力に接続されている。インバータ回路ＩＶ２３の出力はノードｄ４として機能する。

図１８に示されるように、ゲート電位印加回路３１は、遅延回路ＤＣ、排他的論理和（ＸＯＲ）ゲートＸＯ、論理積（ＡＮＤ）ゲートＡＤ、および論理和（ＯＲ）ゲートＯＲをさらに含む。

遅延回路ＤＣは、制御信号Ｃｏｎｔを受け取り、ノードＮＢにおいて制御信号Ｃｏｎｔが或る時間遅延された信号を出力する。

ＸＯＲゲートＸＯは、第１入力において制御信号Ｃｏｎｔを受け取り、第２入力においてノードＮＢに接続されている。ＸＯＲゲートＸＯの出力は、ノードＮｐｏｕｔとして機能する。

ＡＮＤゲートＡＤは、第１入力においてノードＮＢに接続されており、第２入力において制御信号Ｃｏｎｔを受け取る。ＡＮＤゲートＡＤの出力は、ノードＩＮＡとして機能する。

ＯＲゲートＯＲは、第１入力においてノードＮＢに接続されており、第２入力において制御信号Ｃｏｎｔを受け取る。ＯＲゲートＯＲの出力は、ノードＩＮＢとして機能する。

図１９は、第２実施形態のスイッチ部２ａのいくつかのノードの電位または信号を時間に沿って示す。

図１９に示されるように、第１実施形態の図７と同じく、制御信号Ｃｏｎｔは、時刻ｔ０から時刻ｔ１に亘って、および時刻ｔ３以降、ローレベルに維持され、時刻ｔ１から時刻ｔ３に亘って、ハイレベルに維持される。このような制御信号Ｃｏｎｔのレベルの変化により、他のノードの電位は、以下のように、変化する。

ノードＮＢの信号は、時刻ｔ０から時刻ｔ２に亘って、および時刻ｔ４以降、ローレベルを有し、時刻ｔ２から時刻ｔ４に亘ってハイレベルを有する。ノードＩＮＡの信号は、時刻ｔ０から時刻ｔ２に亘って、および時刻ｔ３以降、ローレベルを有し、時刻ｔ２から時刻ｔ３に亘ってハイレベルを有する。ノードＩＮＢの信号は、時刻ｔ０から時刻ｔ１に亘って、および時刻ｔ４以降、ローレベルを有し、時刻ｔ１から時刻ｔ４に亘ってハイレベルを有する。

ノードｄ１の信号は、時刻ｔ０から時刻ｔ２に亘って、および時刻ｔ３以降、ハイレベルを有し、時刻ｔ２から時刻ｔ３に亘って、ローレベルを有する。ノードｄ２の信号は、時刻ｔ０から時刻ｔ２に亘って、および時刻ｔ３以降、ローレベルを有し、時刻ｔ２から時刻ｔ３に亘って、ハイレベルを有する。ノードｄ３の信号は、時刻ｔ０から時刻ｔ１に亘って、および時刻ｔ４以降、ハイレベルを有し、時刻ｔ１から時刻ｔ４に亘って、ローレベルを有する。ノードｄ４の信号は、時刻ｔ０から時刻ｔ１に亘って、および時刻ｔ４以降、ローレベルを有し、時刻ｔ１から時刻ｔ４に亘って、ハイレベルを有する。

ノードＮＢ、ＩＮＡ、ＩＮＢ、ｄ１、ｄ２、ｄ３、およびｄ４の信号のこのような変化により、ノードＮｘは、時刻ｔ０から時刻ｔ２に亘って、および時刻ｔ３以降、グランド電位Ｇｎｄを有し、時刻ｔ２から時刻ｔ３に亘って、正電位Ｖｐを有する。また、ノードＮｙは、時刻ｔ０から時刻ｔ１に亘って、および時刻４以降、負電位Ｖｎを有し、時刻ｔ１から時刻ｔ４に亘って、グランド電位Ｇｎｄを有する。このような、ノードＮｘおよびＮｙの電位の変化により、出力ノードＮｖｏｕｔは、時刻ｔ０から時刻ｔ１に亘って、および時刻ｔ３以降、負電位Ｖｎを有し、また、時刻ｔ２から時刻ｔ３に亘って正電位Ｖｐを有する。

時刻ｔ１から時刻ｔ２に亘って、および時刻ｔ３から時刻ｔ４に亘って、ノードＶｘおよびＶｙがともにグランド電位Ｇｎｄを有するため、図１１のインバータ回路ＩＶ１は動作せず、出力ノードＮｖｏｕｔはハイインピーダンス状態となる。

また、ノードＮＢ、ＩＮＡ、およびＩＮＢの信号の上記のような変化により、第１実施形態の図７と同じく、ノードＮｐｏｕｔは、時刻ｔ０から時刻ｔ１に亘って、時刻ｔ２から時刻ｔ３に亘って、および時刻４以降、ローレベルを有し、時刻ｔ１から時刻ｔ２に亘っておよび時刻ｔ３から時刻ｔ４に亘って、ハイレベルを有する。このため、時刻ｔ１から時刻ｔ２の間、および時刻ｔ３から時刻ｔ４の間、放電スイッチ２５がオンする。

以上のような、ノードＮｐｏｕｔおよび出力ノードＮｖｏｕｔの電位の変化により、ゲート電位Ｖｇは、時刻ｔ０からｔ１に亘っておよび時刻ｔ４以降は負電位Ｖｎを有し、時刻ｔ１から時刻ｔ２に亘っておよび時刻ｔ３から時刻ｔ４に亘ってグランド電位Ｇｎｄを有し、時刻ｔ２から時刻ｔ３に亘って正電位Ｖｐを有する。このような電位の変化は、第１実施形態（図７）と同じである。

第２実施形態によれば、第１実施形態と同じく、トランジスタ２６のゲートに印加されるべき電位が負電位Ｖｎと正電位Ｖｐとの間で切り替えられる直前に、ゲートと接続されたゲート電位印加回路３１の出力ノードＮｖｏｕｔがハイインピーダンス状態にされるともに、負電位Ｖｎと正電位Ｖｐの間の電位のノード、典型例としてグランド電位Ｇｎｄのノードに接続される。このため、第１実施形態と同じ利点を得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…出力部、２…スイッチ部、３…受信部、４…制御部、１０…集積回路、１００…装置、１１…マルチプレクサ、Ｄ…デュプレクサ、Ｂ１、Ｂ２、Ｂ３、Ｂ４…バッファ、１２…ＲＦＩＣ、Ｔ…アンテナ、２１…電位生成回路、２２、３１…ゲート電位印加回路、２３…ゲートスイッチ、２４…パルス発生回路、２５…放電スイッチ、Ｒ１…抵抗、２６…スイッチ回路。

Claims (6)

1. 第１制御ノードに印加される電位に応じて第１ノードと第２ノードの導通を制御する第１スイッチ回路と、
   第２制御ノードに印加される電位に応じて前記第１制御ノードと第１電位ノードの導通を制御する第２スイッチ回路と、
   前記第１制御ノードに接続された第１出力ノードおよび前記第２制御ノードに接続された第２出力ノードを含み、前記第１出力ノードにおいて第１電位を出力している間に前記第２出力ノードにおいて前記第２スイッチ回路を非導通にさせる電位を出力し、前記第２出力ノードにおいて前記第２スイッチ回路を導通させる電位を出力している間に前記第１出力ノードにおいて前記第１出力ノードが前記第１電位を出力している間のインピーダンスより高いインピーダンスを有する、第１回路と、
   を備え、
   前記第１回路は、前記第１出力ノードにおいて前記第１電位を出力している間および第２電位を出力している間に前記第２出力ノードにおいて前記第２スイッチ回路を非導通にさせる電位を出力し、
   前記第１電位ノードの電位は、前記第１電位より低く、前記第２電位より高い、
   高周波集積回路。
2. 前記第１回路は、前記第１出力ノードにおいて前記第１電位を出力している状態から前記第２電位を出力している状態との間または前記第２電位を出力している状態から前記第１電位を出力している状態の間に、前記第２出力ノードにおいて前記第２スイッチ回路を導通させる前記電位を出力する、
   請求項１の高周波集積回路。
3. 前記第１電位は正電位であり、
   前記第２電位は負電位である、
   請求項１または請求項２の高周波集積回路。
4. 前記第１電位ノードの前記電位は、グランド電位である、
   請求項３の高周波集積回路。
5. 第１制御ノードに印加される電位に応じて第１ノードと第２ノードの導通を制御する第１スイッチ回路と、
   第２制御ノードに印加される電位に応じて前記第１制御ノードと第１電位ノードの導通を制御する第２スイッチ回路と、
   前記第１制御ノードに接続された第１出力ノードおよび前記第２制御ノードに接続された第２出力ノードを含み、前記第１出力ノードにおいて第１電位を出力している間に前記第２出力ノードにおいて前記第２スイッチ回路を非導通にさせる電位を出力し、前記第２出力ノードにおいて前記第２スイッチ回路を導通させる電位を出力している間に前記第１出力ノードにおいて前記第１出力ノードが前記第１電位を出力している間のインピーダンスより高いインピーダンスを有する、第１回路と、
   を備え、
   前記第１回路は、
   第３ノードにおいて前記第１電位を出力する第１電位回路と、
   前記第３ノードと前記第１出力ノードとの間の、前記第２スイッチ回路と排他的に導通になる第３スイッチ回路と、
   前記第２出力ノードを含んだ第２回路と、
   を備え、
   前記第１電位回路は、第１信号のレベルに基づいて前記第３ノードにおいて前記第１電位または第２電位を出力し、
   前記第２回路は、前記第１信号の前記レベルの変化から第１期間に亘って第１レベルの電位を前記第２出力ノードで発生させる、
   高周波集積回路。
6. 前記第１スイッチ回路は、ＦＥＴである、
   請求項１乃至請求項５のいずれか１項の高周波集積回路。

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