CN110572148A - 驱动电路及其操作方法 - Google Patents

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CN110572148A
CN110572148A CN201910130594.0A CN201910130594A CN110572148A CN 110572148 A CN110572148 A CN 110572148A CN 201910130594 A CN201910130594 A CN 201910130594A CN 110572148 A CN110572148 A CN 110572148A
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Abstract

一种驱动电路及其操作方法。在一些实施例中，所述驱动电路包括输出级、第一电压源及输出阻抗调整电路。输出级包括第一晶体管，所述第一晶体管连接到第一电压源并连接到驱动电路的输出。驱动电路被配置成以至少以下状态中的一种状态操作：第一状态以及第二状态。输出阻抗调整电路被配置成减小驱动电路在以下状态中的输出阻抗之间的差异：第一状态，在所述第一状态中，第一晶体管接通且第一电压源处于第一供电电压；以及第二状态，在所述第二状态中，第一晶体管接通且第一电压源处于与所述第一供电电压不同的第二供电电压。

Description

驱动电路及其操作方法
[相关申请的交叉参考]
本申请主张在2018年6月5日在美国专利与商标局提出申请的美国临时申请第62/681,042号的优先权及权利、以及在2018年8月23日在美国专利与商标局提出申请的美国非临时申请第16/111,145号的优先权及权利，所述美国临时申请及美国非临时申请的全部内容并入本申请供参考。
技术领域
根据本公开的实施例的一个或多个方面涉及时钟电路，且更具体来说涉及带有幅值控制的阻抗匹配式时钟驱动器。
背景技术
时钟驱动器电路可用于需要具有不同幅值的时钟信号的各种应用中。对不同的输出幅值维持输出阻抗匹配可具有挑战性。
因此，需要一种对不同的输出幅值水平而言具有良好的输出阻抗匹配的时钟驱动器电路。
发明内容
根据本公开的实施例，提供一种驱动电路，所述驱动电路包括输出级、第一电压源以及输出阻抗调整电路，所述输出级包括第一臂以及第二臂，所述第一臂包括晶体管以及电阻器，所述晶体管具有连接到所述第一电压源的源极及连接到所述电阻器的第一端子的漏极，所述电阻器的第二端子连接到所述驱动电路的输出，所述驱动电路被配置成以至少以下状态中的一种状态操作：第一状态以及第二状态，所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的差异：所述第一状态，在所述第一状态中，所述晶体管接通且所述第一电压源处于第一供电电压；以及所述第二状态，在所述第二状态中，所述晶体管接通且所述第一电压源处于与所述第一供电电压不同的第二供电电压。
在一些实施例中：所述晶体管具有体端子，且所述输出阻抗调整电路被配置成：当所述第一电压源处于所述第一供电电压时，对所述体端子施加第一体电压，以及当所述第一电压源处于所述第二供电电压时，对所述体端子施加与所述第一体电压不同的第二体电压。
在一些实施例中，所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压。
在一些实施例中，所述第二体电压比所述第二供电电压低所述晶体管的一倍阈值电压。
在一些实施例中，所述驱动电路还包括控制输入，所述控制输入用于接收指示所述第一电压源是否处于比第一限值大的电压的控制信号。
在一些实施例中，所述输出阻抗调整电路包括二极管接法的晶体管、旁路晶体管、电阻器以及下拉晶体管，所述二极管接法的晶体管连接在所述第一电压源与所述体端子之间，所述旁路晶体管与所述二极管接法的晶体管并联连接，所述电阻器连接在所述下拉晶体管的漏极与所述体端子之间，且所述下拉晶体管的源极连接到所述第二电压源。
在一些实施例中：所述驱动电路的所述输出在所述第一状态中具有大于10分贝(dB)的回波损耗，且所述驱动电路的所述输出在所述第二状态中具有大于10dB的回波损耗。
在一些实施例中，所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压的0.8倍。
在一些实施例中，所述驱动电路被配置成在任何时刻以至少以下状态中的一种状态操作：所述第一状态、所述第二状态以及第三状态，所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的最大差异：所述第一状态、所述第二状态以及所述第三状态，在所述第三状态中，所述晶体管接通且所述第一电压源处于与所述第一供电电压及所述第二供电电压中的每一者不同的第三供电电压。
在一些实施例中，所述输出阻抗调整电路包括与所述第一臂的所述电阻器并联的可变电阻器。
根据本公开的实施例，提供一种驱动电路，所述驱动电路包括输出级、第一电压源以及输出阻抗调整电路，所述输出级包括第一晶体管，所述第一晶体管连接到所述第一电压源并连接到所述驱动电路的输出，所述驱动电路被配置成以至少以下状态中的一种状态操作：第一状态以及第二状态，所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的差异：所述第一状态，在所述第一状态中，所述第一晶体管接通且所述第一电压源处于第一供电电压；以及所述第二状态，在所述第二状态中，所述第一晶体管接通且所述第一电压源处于与所述第一供电电压不同的第二供电电压。
在一些实施例中，所述输出阻抗调整电路包括连接到所述第一晶体管的可变电阻器。
在一些实施例中，所述驱动电路包括反相器，所述反相器具有：第一臂，包括串联连接的第一晶体管与第一电阻器；以及第二臂，包括串联连接的第二晶体管与第二电阻器。
在一些实施例中：所述第一晶体管具有体端子，且所述输出阻抗调整电路被配置成：当所述第一电压源处于所述第一供电电压时，对所述体端子施加第一体电压；以及当所述第一电压源处于所述第二供电电压时，对所述体端子施加与所述第一体电压不同的第二体电压。
在一些实施例中：所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，所述第二供电电压比所述第一供电电压低，且所述第二体电压比所述第二供电电压低所述第一晶体管的一倍阈值电压。
在一些实施例中，所述驱动电路还包括控制输入，所述控制输入用于接收指示所述第一电压源是否处于比第一限值大的电压的控制信号。
在一些实施例中，所述输出阻抗调整电路包括二极管接法的晶体管、旁路晶体管、电阻器以及下拉晶体管，所述二极管接法的晶体管连接在所述第一电压源与所述体端子之间，所述旁路晶体管与所述二极管接法的晶体管并联连接，所述电阻器连接在所述下拉晶体管的漏极与所述体端子之间，且所述下拉晶体管的源极连接到所述第二电压源。
在一些实施例中：所述驱动电路的所述输出在所述第一状态中具有大于10dB的回波损耗，且所述驱动电路的所述输出在所述第二状态中具有大于10dB的回波损耗。
在一些实施例中，所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压的0.8倍。
根据本公开的实施例，提供一种操作驱动电路的方法，所述驱动电路包括连接到第一电压源的晶体管，所述方法包括：将所述第一电压源设定为第一供电电压，并向所述晶体管的体端子供应与所述第一供电电压相等的电压；将所述第一电压源设定为比所述第一供电电压低的第二供电电压；以及向所述晶体管的所述体端子供应比所述第二供电电压低一倍阈值电压的电压。
附图说明
参照说明书、权利要求书及附图将会了解及理解本公开的这些及其他特征及优点，在附图中：
图1是示出根据本公开实施例的集成电路之间的时钟信号传输的方块图。
图2是根据本公开实施例的时钟驱动器的示意图。
图3是根据本公开实施例的时钟驱动器的示意图。
[符号的说明]
105：第一集成电路；
110：时钟驱动器；
115：传输线；
120：第二集成电路；
205：输出级；
210、M2：第一晶体管；
215、R：第一电阻器；
220：第一电压源；
225：输出；
230、M1：第二晶体管；
235：第二电阻器；
240：负供电电压；
245：驱动放大器；
250、M5：二极管接法的晶体管；
255、M4：旁路晶体管；
260、Rbias：电阻器；
265、M3：下拉晶体管；
270：控制输入；
305：可变电阻器；
B：控制信号；
B：控制信号的反相信号；
CLK_out：输出时钟；
VDD：第一供电电压；
VDDP：正供电电压/输出电压；
VE：体电压。
具体实施方式
以下结合附图阐述的详细说明旨在作为对根据本公开提供的带有幅值控制的阻抗匹配式时钟驱动器的示例性实施例的说明，且并非旨在表示可用以构造或利用本公开的唯一形式。所述说明结合所示出的实施例来阐述本公开的特征。然而应理解，不同的实施例也可实现相同或等效的功能及结构，这些不同的实施例也旨在囊括在本公开的范围内。如在本文中别处所表明，相同元件编号旨在指示相同元件或特征。
在各种数字电路中，时钟信号可从电路的一部分传输到另一部分，例如，用于进行同步。参照图1，举例来说，第一集成电路105可包括时钟驱动器110，时钟驱动器110通过传输线115(其可为印刷电路板(printed circuit board，PCB)迹线)将时钟信号传输到第二集成电路120。时钟驱动器110的输出处的时钟信号的幅值是否足以使得能够在第二集成电路120处可靠地接收到时钟信号可取决于各种因素，例如传输线的长度、或者除了第二集成电路120之外同样接收所述时钟信号的其他集成电路的数目。
如果相对低幅值的时钟信号便足够(例如，当只有一个集成电路接收信号并且传输线115短时)，则例如对于减少可由时钟信号以及尤其是时钟信号的谐波(所述谐波的相对幅值在高的时钟信号幅值处可更大)生成的干扰(例如，射频干扰)而言，将所传输的时钟信号的幅值减小到接近最小够用幅值的值可为有利的。在一些电路中，可通过减小时钟驱动器的正供电电压来实现输出幅值的减小。然而，正供电电压的这种改变可能会增大时钟驱动器110中的一个或多个输出驱动晶体管的导通电阻(on-resistance)并增大时钟驱动器110的输出阻抗，从而降低输出回波损耗(即，增大S22的量值)。
参照图2，在一些实施例中，时钟驱动器电路(或“驱动电路”)可包括输出级205，输出级205包括具有两个输出串联电阻器的反相器。所述反相器具有第一臂及第二臂，第一臂包括第一晶体管210(例如，P沟道金属氧化物半导体场效应晶体管(metal oxidesemiconductor field effect transistor，MOSFET)，M2)以及与第一晶体管210串联连接的第一电阻器215(R)，所述串联组合连接在(i)被配置成供应时钟驱动器的正供电电压VDDP的第一电压源220与(ii)时钟驱动器的输出225之间，以使得当第一晶体管210接通时，时钟驱动器的输出225通过第一电阻器215被上拉。并且输出225发送输出时钟(CLK_out)到PCB迹线。在这种状态中，时钟驱动器的输出阻抗可为第一电阻器215的电阻与第一晶体管210的导通电阻之和。
第二臂可包括第二晶体管230(例如，N沟道MOSFET)(M1)以及与第二晶体管230串联连接的第二电阻器235，所述串联组合连接在(i)时钟驱动器的负供电电压240(例如，如图中所示的地电位)与(ii)时钟驱动器的输出225之间，以使得当第二晶体管230接通时，时钟驱动器的输出225通过第二电阻器235被下拉。在这种状态中，时钟驱动器的输出阻抗可为第二电阻器235的电阻与第二晶体管230的导通电阻之和。第一晶体管210的栅极与第二晶体管230的栅极可都连接到驱动放大器245的输出，以使得在任何时刻第一晶体管210及第二晶体管230中有一个且只有一个晶体管接通，第一晶体管210是在驱动放大器245的输出为低时接通，且第二晶体管230是在驱动放大器245的输出为高时接通。输入时钟(CLK_in)进入驱动放大器245。
第一电压源220可被配置成可调节的或可切换的，以使得可根据要产生的时钟信号幅值来选择第一电压源220的输出电压VDDP，例如以便在较低幅值的时钟信号对于接收时钟信号的一个或多个电路而言便足够时，生成较低幅值的时钟信号。第一电压源220可例如包括图中所示的单刀双掷(single-pole double-throw，SPDT)开关，SPDT开关被连接成接收两个不同的供电电压，例如，第一供电电压VDD及比第一供电电压低的第二供电电压(其中，例如第二供电电压等于VDD的α倍，其中α是小于1的正的常数)。SPDT开关可受发送到时钟驱动器的控制信号控制，以控制SPDT开关是以高幅值状态还是以低幅值状态操作。
由此，图2所示时钟驱动器电路可能够以至少两种状态操作，所述两种状态包括：(i)第一状态，在第一状态中第一晶体管210接通，且第一电压源220处于第一供电电压；以及(ii)第二状态，在第二状态中第一晶体管210接通，且第一电压源220处于第二供电电压。如上所述，当第一电压源220处于第二供电电压时，第一晶体管210的导通电阻可高于在第一电压源220处于第一供电电压时第一晶体管210的导通电阻，这是由于当第一电压源220处于第二供电电压时，第一晶体管210具有较低的源极-栅极电压，这使第一晶体管210的导通电阻增大。因此，如果当第一电压源220处于第一供电电压时选择第一电阻器215的电阻来获得良好的(即，高的)回波损耗，则当第一电压源220处于第二供电电压时，回波损耗可为差的，除非采取措施来避免这种结果。
在一些实施例中，如图2所示，包括输出阻抗调整电路以减小在第一状态中与第二状态中时钟驱动器电路的输出阻抗之间的差异，且从而避免不可接受的回波损耗的降低。输出阻抗调整电路包括二极管接法的晶体管250(M5)、旁路晶体管255(M4)、电阻器260(Rbias)及下拉晶体管265(M3)。二极管接法的晶体管250连接在第一电压源220与第一晶体管210的体端子之间，旁路晶体管255与二极管接法的晶体管250并联连接，电阻器260连接在下拉晶体管265的漏极与第一晶体管210的体端子之间，且下拉晶体管265的源极连接到第二电压源(例如，如图中所示的地电位)。
所述电路包括控制输入270，控制输入270用于接收指示第一电压源220是处于第一供电电压还是第二供电电压的控制信号(在图2及图3中被标识为“B”；所述控制信号的反相信号被标识为带有上划线的“B”)(或者，更一般来说，如果第一电压源220被配置成以多于两个供电电压(包括例如第三供电电压)操作，则控制信号可指示第一电压源220是否处于比第一限值大的电压，第一限值例如等于或约等于当输出阻抗调整电路生成输出阻抗减小的状态时使回波损耗较大的最大电压，如以下进一步详细论述)。当第一电压源(220)处于第一供电电压时，控制信号可为低的，而当第一电压源(220)处于第二供电电压时，控制信号可为高的。
在操作中，在第一状态中，当第一电压源220处于第一供电电压时，控制信号为低的，从而接通旁路晶体管255，旁路晶体管255接着将第一晶体管210的体端子上拉到第一供电电压。
在第二状态中，当第一电压源220处于第二供电电压时，控制信号为高的，从而关断旁路晶体管255且接通下拉晶体管265。在这种状态中，下拉晶体管265将第一晶体管210的体端子下拉到比第二供电电压低一倍阈值电压的电压(这是由于存在二极管接法的晶体管250)。这会使第一晶体管210中的体-源极结(body-source junction)局部地正向偏置，从而减小第一晶体管210的导通电阻且因此增大输出回波损耗。第一电阻器215可被选择成实现在第一状态及第二状态二者中均满足要求(例如，超过10dB)的回波损耗。第一电阻器215可被选择成将第一状态中的回波损耗或第二状态中的回波损耗最大化，或者作为折衷，使回波损耗在第一状态与第二状态中大约相同。
由于体电压(VE)是由P沟道MOSFET装置(二极管接法的晶体管250)产生的，因此体电压跟踪工艺、电压及温度(process,voltage,and temperature，PVT)变化，且电路的性能会鲁棒地耐受工艺变化及温度变化。在一些实施例中，在VDDP为600mV(α＝0.65、VDD＝0.9V)时，当体偏压被使能时(即，当在第二状态中第一晶体管210的体端子连接到比第二供电电压低一倍阈值电压的电压时)，输出回波损耗从-6.6dB(如果第一晶体管210的体端子保持与第一电压源220连接)改善到-11.6dB。此外，由于输出阻抗调整电路减小了第一晶体管210的导通电阻，因此输出阻抗调整电路缩短了所传输的时钟信号的上升时间，这与改善的摆动一起也改善了相位噪声性能。因此，当采用输出阻抗调整电路时，在VDDP＝0.6V时，时钟驱动器的输出处的时钟信号中的相位噪声在10kHz偏移处可改善5dB。
第一状态与第二状态可分别对应于高幅值状态及低幅值状态。在一些实施例中，时钟驱动器电路可以多于两种状态操作。更一般来说，时钟驱动器电路可以n种状态(n是大于1的整数)操作，每一种状态对应于不同的相应的输出幅值。在这种情况中，输出阻抗调整电路可操作以减小驱动电路在这n种状态中的输出阻抗之间的最大差异，即，输出阻抗调整电路可操作以减小成对状态输出阻抗差异的最大值，其中每一成对状态输出阻抗差异是(i)这n种状态中的一种状态中的输出阻抗与(ii)这n种状态中的另一种状态中的输出阻抗之间的差的绝对值。
在一些实施例中，可采用图3所示输出阻抗调整电路来代替图2所示输出阻抗调整电路或者除了图2所示输出阻抗调整电路之外还可采用图3所示输出阻抗调整电路。图3所示电路包括可变电阻器305，可变电阻器305可包括第一电阻器215。可变电阻器305连接在第一晶体管210(M2)与时钟驱动器的输出225之间；可变电阻器305可包括与通过第一电阻器215的电流路径并联的一个或多个并联电流路径。第一电阻器215(其在图3中未单独示出)是可变电阻器305的一部分，且在可变电阻器305内连接在可变电阻器305的两个端子之间。每一个这种并联电流路径本身均可为可变电阻器(固定的电阻器与可变电阻器的并联组合是可变电阻器)，且可包括例如串联连接的晶体管与电阻器。在具有一个这样的并联电流路径的实施例中，在第一状态中，并联电流路径的晶体管关断，以使得电流不流过并联电流路径。在第二状态中，并联电流路径的晶体管接通，从而使得在第二状态中得到比不存在输出阻抗调整电路的情况(即，不存在并联电流路径的情况)低的输出阻抗。可变电阻器305包括控制输入270，控制输入270用于接收指示第一电压源(220)是处于第一供电电压还是第二供电电压的控制信号(或者，更一般来说，如上所述，控制信号可指示第一电压源(220)是否处于比第一限值大的电压)。在一些实施例中，对图2所示特征与图3所示特征进行组合，以使得在第二状态中，输出阻抗通过并联电流路径的存在以及通过对第一晶体管210中的体-源极结的局部正向偏置二者而得到减小。
本文中将一些实施例阐述为由场效应晶体管构成，但是应理解，在一些实施例中，可使用其他晶体管(例如，双极晶体管)作为替代，或者也可使用其他晶体管(例如，双极晶体管)来实现类似的效果。本文所述晶体管的两个主要端子(例如，MOSFET的源极及漏极，或双极晶体管的集电极及射极)可被称为晶体管的“主”端子，且用于控制晶体管的端子(例如，MOSFET的栅极或双极晶体管的基极)可被称为晶体管的“控制”端子。如本文中所述，当利用用于双端子装置的术语来阐述与晶体管的连接时，所述连接是与所阐述的晶体管的主端子的连接。举例来说，“连接在”电路的两个节点“之间”的晶体管是将晶体管的主端子中的第一个主端子连接到这两个节点中的第一个节点且将晶体管的主端子中的第二个主端子连接到这两个节点中的第二个节点。作为另一个实例，当两个晶体管被称为“串联”连接时(如在CMOS反相器的情形中一样)，这两个晶体管中的一个晶体管的主端子连接到这两个晶体管中的另一个晶体管的主端子。本文中所用双极晶体管的“栅极”意指双极晶体管的基极，双极晶体管的“源极”意指双极晶体管的射极，且双极晶体管的“漏极”意指双极晶体管的集电极。
应理解，尽管本文中可能使用用语“第一(first)”、“第二(second)”、“第三(third)”等来阐述各种元件、组件、区、层和/或区段，然而这些元件、组件、区、层和/或区段不应受这些用语限制。这些用语仅用于区分一个元件、组件、区、层或区段与另一个元件、组件、区、层或区段。因此，在不背离本发明概念的精神及范围的条件下，可将本文中所论述的第一元件、组件、区、层或区段称为第二元件、组件、区、层或区段。
为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…下方(under)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一元件或特征的关系。应理解，这些空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。举例来说，如果图中所示装置被翻转，则被阐述为位于其他元件或特征“下面”或“之下”或者“下方”的元件此时将被取向为位于所述其他元件或特征“上方”。因此，示例性用语“在…下面”及“在…下方”可囊括“上方”及“下方”两种取向。装置可具有其他取向(例如，旋转90度或处于其他取向)且本文中使用的空间相对性描述语应相应地进行解释。另外，还应理解，当将一层称为位于两个层“之间”时，所述层可为所述两个层之间的唯一层，或者也可存在一个或多个中间层。
本文所用术语仅用于阐述特定实施例，而并非旨在限制本发明概念。本文所用用语“实质上(substantially)”、“大约(about)”及类似用语用作近似用语、而并非作为程度用语，并且旨在考虑到所属领域中的一般技术人员将知的测量值或计算值的固有偏差。
除非上下文中清楚地另外指明，否则本文所用单数形式“一(a及an)”旨在也包含复数形式。还应理解，当在本说明书中使用用语“包括(comprises和/或comprising)”时，是指明所陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。本文所用用语“和/或”包含相关列出项中的一个或多个项的任意及所有组合。当例如“...中的至少一者(at least one of)”等表达出现在一系列元件之后时是修饰整个系列的元件而并非修饰所述系列中的个别元件。另外，在阐述本发明概念的实施例时使用“可(may)”是指代“本公开的一或多个实施例”。另外，用语“示例性(exemplary)”旨在指实例或例示。本文所用用语“使用(use)”、“正使用(using)”及“被使用(used)”可被视为分别与用语“利用(utilize)”、“正利用(utilizing)”及“被利用(utilized)”同义。
应理解，当称一元件或层位于另一元件或层“上(on)”、“连接到(connected to)”、“耦合到(coupled to)”或“邻近于(adjacent to)”另一元件或层时，所述元件或层可“直接位于另一元件或层上(directly on)”、“直接连接到(directly connected to)”、“直接耦合到(directly coupled to)”或“直接邻近于(directly adjacent to)”另一元件或层，抑或可存在一个或多个中间元件或层。相比之下，当称一元件或层“直接位于另一元件或层上”、“直接连接到”、“直接耦合到”、或“紧邻于(immediately adjacent to)”另一元件或层时，则不存在中间元件或层。
本文所述任意数值范围旨在包括归入所述范围内的相同数值精度的所有子范围。举例来说，“1.0到10.0”的范围旨在包括所述最小值1.0与所述最大值10.0之间(且包含所述最小值1.0与所述最大值10.0在内)的所有子范围，即，具有等于或大于1.0的最小值以及等于或小于10.0的最大值，例如(举例来说)2.4到7.6。本文所述任意最大数值限制旨在包括归入其中的所有更低的数值限制，并且本说明书中所述的任意最小数值限制旨在包括归入其中的所有更高的数值限制。
尽管本文已具体阐述并示出了带有幅值控制的阻抗匹配式时钟驱动器的示例性实施例，然而对于所属领域中的技术人员来说许多润饰及变化将显而易见。因此，应理解，根据本公开原理所构造而成的带有幅值控制的阻抗匹配式时钟驱动器可采用除本文所具体阐述的方式之外的其他方式实施。在以上权利要求书及其等效范围中也对本发明加以定义。

Claims (20)

1.一种驱动电路，包括：
输出级，
第一电压源，以及
输出阻抗调整电路，
所述输出级包括：
第一臂，以及
第二臂，
所述第一臂包括：
晶体管，以及
电阻器，
所述晶体管具有连接到所述第一电压源的源极及连接到所述电阻器的第一端子的漏极，
所述电阻器的第二端子连接到所述驱动电路的输出，
所述驱动电路被配置成以至少以下状态中的一种状态操作：
第一状态，以及
第二状态，
所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的差异：
所述第一状态，在所述第一状态中，所述晶体管接通且所述第一电压源处于第一供电电压，以及
所述第二状态，在所述第二状态中，所述晶体管接通且所述第一电压源处于与所述第一供电电压不同的第二供电电压。
2.根据权利要求1所述的驱动电路，其中：
所述晶体管具有体端子，且
所述输出阻抗调整电路被配置成：
当所述第一电压源处于所述第一供电电压时，对所述体端子施加第一体电压，以及
当所述第一电压源处于所述第二供电电压时，对所述体端子施加与所述第一体电压不同的第二体电压。
3.根据权利要求2所述的驱动电路，其中所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压。
4.根据权利要求3所述的驱动电路，其中所述第二体电压比所述第二供电电压低所述晶体管的一倍阈值电压。
5.根据权利要求4所述的驱动电路，还包括控制输入，所述控制输入用于接收指示所述第一电压源是否处于比第一限值大的电压的控制信号。
6.根据权利要求5所述的驱动电路，其中所述输出阻抗调整电路包括：
二极管接法的晶体管，
旁路晶体管，
电阻器，以及
下拉晶体管，
所述二极管接法的晶体管连接在所述第一电压源与所述体端子之间，
所述旁路晶体管与所述二极管接法的晶体管并联连接，
所述输出阻抗调整电路的所述电阻器连接在所述下拉晶体管的漏极与所述体端子之间，且
所述下拉晶体管的源极连接到所述第二电压源。
7.根据权利要求2所述的驱动电路，其中：
所述驱动电路的所述输出在所述第一状态中具有大于10分贝的回波损耗，且
所述驱动电路的所述输出在所述第二状态中具有大于10分贝的回波损耗。
8.根据权利要求7所述的驱动电路，其中所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压的0.8倍。
9.根据权利要求1所述的驱动电路，其中所述驱动电路被配置成在任何时刻以至少以下状态中的一种状态操作：
所述第一状态，
所述第二状态，以及
第三状态，
所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的最大差异：
所述第一状态，
所述第二状态，以及
所述第三状态，在所述第三状态中，所述晶体管接通且所述第一电压源处于与所述第一供电电压及所述第二供电电压中的每一者不同的第三供电电压。
10.根据权利要求1所述的驱动电路，其中所述输出阻抗调整电路包括与所述第一臂的所述电阻器并联的可变电阻器。
11.一种驱动电路，其中包括：
输出级，
第一电压源，以及
输出阻抗调整电路，
所述输出级包括第一晶体管，所述第一晶体管连接到所述第一电压源并连接到所述驱动电路的输出，
所述驱动电路被配置成以至少以下状态中的一种状态操作：
第一状态，以及
第二状态，
所述输出阻抗调整电路被配置成减小所述驱动电路在以下状态中的输出阻抗之间的差异：
所述第一状态，在所述第一状态中，所述第一晶体管接通且所述第一电压源处于第一供电电压，以及
所述第二状态，在所述第二状态中，所述第一晶体管接通且所述第一电压源处于与所述第一供电电压不同的第二供电电压。
12.根据权利要求11所述的驱动电路，其中所述输出阻抗调整电路包括连接到所述第一晶体管的可变电阻器。
13.根据权利要求11所述的驱动电路，其中包括反相器，所述反相器具有：
第一臂，包括串联连接的所述第一晶体管与第一电阻器；以及
第二臂，包括串联连接的第二晶体管与第二电阻器。
14.根据权利要求13所述的驱动电路，其中：
所述第一晶体管具有体端子，且
所述输出阻抗调整电路被配置成：
当所述第一电压源处于所述第一供电电压时，对所述体端子施加第一体电压，以及
当所述第一电压源处于所述第二供电电压时，对所述体端子施加与所述第一体电压不同的第二体电压。
15.根据权利要求14所述的驱动电路，其中：
所述第二臂连接在第二电压源与所述驱动电路的输出之间，
所述第二电压源具有比所述第二供电电压低的第三供电电压，
所述第二供电电压比所述第一供电电压低，且
所述第二体电压比所述第二供电电压低所述第一晶体管的一倍阈值电压。
16.根据权利要求15所述的驱动电路，其中还包括控制输入，所述控制输入用于接收指示所述第一电压源是否处于比第一限值大的电压的控制信号。
17.根据权利要求16所述的驱动电路，其中所述输出阻抗调整电路包括：
二极管接法的晶体管，
旁路晶体管，
电阻器，以及
下拉晶体管，
所述二极管接法的晶体管连接在所述第一电压源与所述体端子之间，
所述旁路晶体管与所述二极管接法的晶体管并联连接，
所述电阻器连接在所述下拉晶体管的漏极与所述体端子之间，且
所述下拉晶体管的源极连接到所述第二电压源。
18.根据权利要求13所述的驱动电路，其中：
所述驱动电路的所述输出在所述第一状态中具有大于10分贝的回波损耗，且
所述驱动电路的所述输出在所述第二状态中具有大于10分贝的回波损耗。
19.根据权利要求18所述的驱动电路，其中所述第二臂连接在第二电压源与所述驱动电路的输出之间，所述第二电压源具有比所述第二供电电压低的第三供电电压，且所述第二供电电压低于所述第一供电电压的0.8倍。
20.一种操作驱动电路的方法，其中：
所述驱动电路包括连接到第一电压源的晶体管，其中所述方法包括：
将所述第一电压源设定为第一供电电压，并向所述晶体管的体端子供应与所述第一供电电压相等的电压；
将所述第一电压源设定为比所述第一供电电压低的第二供电电压；以及
向所述晶体管的所述体端子供应比所述第二供电电压低一倍阈值电压的电压。
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