KR102499479B1 - 진폭을 제어하는 임피던스 매칭된 클럭 드라이버 - Google Patents

진폭을 제어하는 임피던스 매칭된 클럭 드라이버 Download PDF

Info

Publication number
KR102499479B1
KR102499479B1 KR1020180114855A KR20180114855A KR102499479B1 KR 102499479 B1 KR102499479 B1 KR 102499479B1 KR 1020180114855 A KR1020180114855 A KR 1020180114855A KR 20180114855 A KR20180114855 A KR 20180114855A KR 102499479 B1 KR102499479 B1 KR 102499479B1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
supply voltage
drive circuit
voltage source
Prior art date
Application number
KR1020180114855A
Other languages
English (en)
Other versions
KR20190138549A (ko
Inventor
바입하브 트리파시
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20190138549A publication Critical patent/KR20190138549A/ko
Application granted granted Critical
Publication of KR102499479B1 publication Critical patent/KR102499479B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors

Abstract

드라이브 회로 및 드라이브 회로 동작 방법이 제공된다. 드라이브 회로는 출력단, 제1 전압원, 및 출력 임피던스 조정 회로를 포함하되, 출력단은, 제1 암, 및 제2 암을 포함하고, 제1 암은, 트랜지스터 및 저항를 포함하고, 트랜지스터는 제1 전압원에 연결된 소스, 및 저항의 제1 터미널에 연결된 드레인을 포함하고, 저항의 제2 터미널은 드라이브 회로의 출력에 연결되고, 드라이브 회로는, 제1 상태, 및 제2 상태 중 적어도 하나의 단계 내에서 동작하고, 출력 임피던스 조정 회로는, 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압인 제1 상태, 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압과는 다른 제2 공급 전압인 제2 상태 내 드라이브 회로의 출력 임피던스 간의 차이를 줄인다.

Description

진폭을 제어하는 임피던스 매칭된 클럭 드라이버{IMPEDANCE MATCHED CLOCK DRIVER WITH AMPLITUDE CONTROL}
본 발명에 따른 실시예들의 하나 이상의 양상들은 클럭 회로에 관한 것으로, 더 자세히는 진폭을 제어하는 임피던스 매칭된 클럭 드라이버에 관한 것이다.
클럭 드라이버 회로는 상이한 진폭을 갖는 클럭 신호를 필요로하는 다양한 어플리캐이션에 이용될 수 있다. 다양한 출력 진폭에 대한 출력 임피던스 매칭을 유지하는 것은 어려울 수 있다.
따라서, 상이한 출력 진폭 레벨들에 대해 양호한 출력 임피던스 매칭을 갖는 클럭 드라이버 회로가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 다양한 진폭에 대한 출력 임피던스 매칭을 유지하는 드라이버를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 다양한 진폭에 대한 출력 임피던스 매칭을 유지하는 드라이버 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 드라이브 회로로써, 출력단, 제1 전압원, 및 출력 임피던스 조정 회로를 포함하되, 출력단은, 제1 암, 및 제2 암을 포함하고, 제1 암은, 트랜지스터 및 저항를 포함하고, 트랜지스터는 제1 전압원에 연결된 소스, 및 저항의 제1 터미널에 연결된 드레인을 포함하고, 저항의 제2 터미널은 드라이브 회로의 출력에 연결되고, 드라이브 회로는, 제1 상태, 및 제2 상태 중 적어도 하나의 단계 내에서 동작하고, 출력 임피던스 조정 회로는, 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압인 제1 상태, 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압과는 다른 제2 공급 전압인 제2 상태 내 드라이브 회로의 출력 임피던스 간의 차이를 줄이는 드라이브 회로이다.
몇몇 실시예에서, 트랜지스터는 바디 터미널을 포함하며, 출력 임피던스 조정 회로는, 제1 전압원이 제1 공급 전압일 때, 제1 바디 전압을 바디 터미널로 인가하고, 제1 전압원이 제2 공급 전압일 때, 제1 바디 전압과는 다른 제2 바디 전압을 바디 터미널로 인가하는 드라이브 회로이다.
몇몇 실시예에서, 제2 암은 제2 전압원과 드라이브 회로의 출력 사이에 연결되고, 제2 전압원은 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고, 제2 공급 전압은 제1 공급 전압보다 낮은 드라이브 회로이다.
몇몇 실시예에서, 제2 바디 전압은 제2 공급 전압보다 트랜지스터의 하나의 임계 전압만큼 낮은 드라이브 회로이다.
몇몇 실시예에서, 제1 전압원이 제1 한계보다 큰 전압인지 나타내는 제어 신호를 수신하는 제어 입력을 더 포함하는 드라이브 회로이다.
몇몇 실시예에서, 출력 임피던스 조정 회로는, 다이오드 연결된 트랜지스터, 바이패스 트랜지스터, 저항, 및 풀-다운 트랜지스터를 포함하되, 다이오드 연결된 트랜지스터는 제1 전압원과 바디 터미널 사이에 연결되고, 바이패스 트랜지스터는 다이오드 연결된 트랜지스터와 병렬로 연결되고, 저항은 풀-다운 트랜지스터의 드레인과 바디 터미널 사이에 연결되고, 풀-다운 트랜지스터의 소스는 제2 전압원에 연결된 드라이브 회로이다.
몇몇 실시예에서, 제1 상태에서, 드라이브 회로의 출력은 10dB보다 많은 반사손실(return loss)을 포함하고, 제2 상태에서, 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하는 드라이브 회로이다.
몇몇 실시예에서, 제2 암은 제2 전압원과 드라이브 회로의 출력 사이에 연결되고, 제2 전압원은 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고, 제2 공급 전압은 제1 공급 전압의 0.8배보다 낮은 드라이브 회로이다.
몇몇 실시예에서, 드라이브 회로는, 제1 상태, 제2 상태, 및 제3 상태 중 적어도 하나의 시간에 동작하고, 출력 임피던스 조정 회로는, 제1 상태, 제2 상태, 및 제3 상태 내 드라이브 회로의 출력 임피던스 간의 최대 차이를 줄이고, 제3 상태는 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압과 제2 공급 전압과는 다른 제3 공급 전압인 드라이브 회로이다.
몇몇 실시예에서, 출력 임피던스 조정 회로는 제1 암의 저항과 병렬인 다양한 저항을 포함하는 드라이브 회로이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 드라이브 회로로써, 출력단, 제1 전압원 및 출력 임피던스 조정 회로를 포함하되, 출력단은 제1 전압원 및 드라이브 회로에 연결된 제1 트랜지스터를 포함하고, 드라이브 회로는, 제1 상태, 및 제2 상태 중 적어도 하나의 상태 내에서 동작하고, 출력 임피던스 조정 회로는, 제1 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압인 제1 상태, 및 제1 트랜지스터가 켜지고, 제1 전압원이 제1 공급 전압과는 다른 제2 공급 전압인 제2 상태 내 드라이브 회로의 출력 임피던스 간의 차이를 줄이는 드라이브 회로이다.
몇몇 실시예에서, 출력 임피던스 조정회로는 제1 트랜지스터에 연결된 다양한 저항을 포함하는 드라이브 회로이다.
몇몇 실시예에서, 인버터를 포함하되, 인버터는, 직렬로 접속된 제1 트랜지스터와 제1 저항을 포함하는 제1 암, 및 직렬로 접속된 제2 트랜지스터와 제2 저항을 포함하는 제2 암을 포함하는 드라이브 회로이다.
몇몇 실시예에서, 제1 트랜지스터는 바디 터미널을 포함하고, 출력 임피던스 조정 회로는, 제1 전압원이 제1 공급 전압일 때, 제1 바디 전압을 바디 터미널에 인가하고, 제1 전압원이 제2 공급 전압일 때, 제1 바디 전압과는 다른 제2 바디 전압을 바디 터미널에 인가하는 드라이브 회로이다.
몇몇 실시예에서, 제2 암은 제2 전압원과 드라이브 회로의 출력 사이에 연결되고, 제2 전압원은 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고, 제2 공급 전압은 제1 공급 전압보다 낮으며, 제2 바디 전압은 제2 공급 전압보다 제1 트랜지스터의 하나의 임계 전압만큼 낮은 드라이브 회로이다.
몇몇 실시예에서, 제1 전압원이 제1 한계보다 큰 전압인지 나타내는 제어 신호를 수신하는 제어 입력을 더 포함하는 드라이브 회로이다.
몇몇 실시예에서, 출력 임피던스 조정 회로는, 다이오드 연결된 트랜지스터, 바이패스 트랜지스터, 저항, 및 풀-다운 트랜지스터를 포함하되, 다이오드 연결된 트랜지스터는 제1 전압원과 바디 터미널 사이에 연결되고, 바이패스 트랜지스터는 다이오드 연결된 트랜지스터와 병렬로 연결되고, 저항은 풀-다운 트랜지스터의 드레인과 바디 터미널 사이에 연결되고, 풀-다운 트랜지스터의 소스는 제2 전압원에 연결된 드라이브 회로이다.
몇몇 실시예에서, 제1 상태에서, 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하고, 제2 상태에서, 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하는 드라이브 회로이다.
몇몇 실시예에서, 제2 암은 제2 전압원과 드라이브 회로의 출력 사이에 연결되고, 제2 전압원은 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고, 제2 공급 전압은 제1 공급 전압의 0.8배보다 낮은 드라이브 회로이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 드라이브 회로를 동작하는 방법으로써, 제1 전압원을 제1 공급 전압으로 설정하고, 제1 공급 전압과 같은 전압을 트랜지스터의 바디 터미널에 인가하고, 제1 전압원을 제1 공급 전압보다 낮은 제2 공급 전압으로 설정하고, 제2 공급 전압보다 트랜지스터의 하나의 임계 전압만큼 낮은 전압을 트랜지스터의 바디 터미널로 인가하는 것을 포함하는 제1 전압원에 연결된 트랜지스터를 포함한다.
본 개시의 특징들과 다른 특징들 및 이점들은 본 명세서, 청구 범위 및 도면을 참조하여 이해되고 명확해질 것이다.
도 1은 몇몇 실시예에 따른 집적 회로들 간의 클럭 신호 전송을 도시하는 블록도이다.
도 2는 몇몇 실시예에 따른 클럭 드라이버의 개략도이다.
도 3은 몇몇 실시예에 따른 클럭 드라이버의 개략도이다.
첨부된 도면과 관련하여 이하에 설명되는 상세한 설명은 본 개시에 따라 제공되는 진폭 제어를 갖는 임피던스 매칭된 드라이버의 예시적인 실시예에 대한 설명으로써 의도되며, 이에 본 발명을 제한하지 않는다. 명세서의 예시된 실시예와 관련하여 본 개시의 특징을 설명한다. 그러나, 동일한 또는 동등한 기능 및 구조가 본 개시의 범위 내에 포함되도록 의도된 다른 실시예에 의해 달성될 수 있다. 본 명세서의 다른 곳에서 언급된 바와 같이, 동일한 요소 번호는 동일한 요소 또는 특징을 나타내기 위한 것이다.
다양한 디지털 회로에서, 클럭 신호는 예를 들어 동기화를 위해 회로의 일 부분으로부터 다른 회로로 전송될 수 있다.
도 1을 참조하면, 예를 들어, 제1 집적 회로(105)는 전송 라인(115)(인쇄 회로 기판(PCB) 트레이스일 수 있다.), 클럭 신호를 제2 집적 회로(120)에 전송하는 클럭 드라이버(110)를 포함할 수 있다.
클럭 드라이버(110)의 출력에서, 제2 집적 회로(120)에서의 클럭 신호의 신뢰성 있는 수신을 야기하는 충분한 클럭 신호의 진폭은, 전송선의 길이, 또는 클럭 신호를 수신하는 제2 집적 회로(120)외의 다른 집적 회로들의 수와 같은 여러가지 인자들에 의존할 수 있다.
비교적 낮은 진폭의 클럭 신호가 충분하면(예를 들어, 단지 하나의 집적 회로만이 신호를 수신하고, 전송 라인(115)이 짧을 때), 예를 들어, 클럭 신호와 특히 클럭 신호의 고조파(높은 클럭 신호 진폭에서의 상대적 진폭이 더 클 수 있다.)에 의해 생성될 수 있는 간섭(예를 들어, 무선 주파수 간섭)을 줄이기 위해, 전송된 클럭 신호의 진폭을 충분한 진폭의 최소값에 가까운 값으로 감소시키는 것이 효과적이다. 일부 회로에서는, 클럭 드라이버의 양 전압을 감소시킴으로써 출력 진폭 내 감소가 가능해질 수 있다. 그러나, 양 전압 내 변화는 클럭 드라이버(110) 내 하나 이상의 출력 드라이브 트랜지스터의 온-저항을 증가시킬 수 있고, 클럭 드라이버(110)의 출력 임피던스를 증가시킬 수 있어 출력 반사손실을 저하시킬 수 있다(예를 들어, 도 2의 S22를 증가시킨다.).
도 2를 참조하면, 몇몇 실시예에서, 클럭 드라이버 회로(또는 "드라이브 회로" 또는 "드라이버")는 2개의 출력 직렬 저항들을 갖는 인버터를 포함하는 출력단(205)을 포함할 수 있다.
인버터는 제1 암 및 제2 암을 포함하며, 제1 암은 제1 트랜지스터(210)(예를 들어, PMOSFET), 및 제1 트랜지스터(210)와 직렬로 연결된 제1 저항(215)을 포함할 수 있고, 직렬 결합은 (i) 클럭 드라이버의 양의 공급 전압(VDDP)을 공급하는 제1 전압원(220)와 (ii) 제1 트랜지스터(210)가 켜지는 경우와 같은 때, 클럭 드라이버의 출력(225)이 제1 저항(215)에 의해 풀 업되는 클럭 드라이버의 출력(225) 사이에 연결될 수 있다. 이 상태에서, 클럭 드라이버의 출력 임피던스는 제1 저항(215)의 저항과 제1 트랜지스터(210)의 온 저항의 합이 될 수 있다.
제2 암은 제2 트랜지스터(230)(예를 들어, NMOSFET)와 제2 트랜지스터(230)와 직렬로 연결된 제2 저항(235)을 포함할 수 있으며, 직렬 결합은 (i) 클럭 드라이버의 음 전압(240)(예를 들어, 도시된 바와 같은 접지)과 (ii) 제2 트랜지스터(230)가 켜지는 경우와 같은 때, 클럭 드라이버의 출력(225)이 제2 저항(235)을 통해 풀 다운되는 클럭 드라이버의 출력(225) 사이에 연결될 수 있다. 이 상태에서, 클럭 드라이버의 출력 임피던스는 제2 저항(235)의 저항과 제2 트랜지스터(230)의 온 저항의 합이 될 수 있다. 제1 트랜지스터(210)의 게이트 및 제2 트랜지스터(230)의 게이트는 모두 드라이브 증폭기(245)의 출력에 연결되고, 어느 때건 제1 트랜지스터(210) 및 제2 트랜지스터(230) 중 오직 하나만이 켜질 수 있다. 드라이브 증폭기(245)의 출력이 로우일 때, 제1 트랜지스터(210)가 켜지고, 드라이브 증폭기(245)가 하이일 때, 제2 트랜지스터(230)이 켜질 수 있다.
제1 전압원(220)은 조절될 수 있고, 스위치될 수 있어, 제1 전압원(220)의 출력 전압(VDDP)이 예를 들어, 낮은 진폭 클럭 신호가 회로 또는 클럭 신호를 수신하는 회로들에 충분할 때 더 낮은 진폭 클럭 신호를 생성하도록, 클럭 신호 진폭에 따라 선택될 수 있게 생성될 수 있다. 예를 들어, 제1 전압 소스(220)는 도시된 바와 같이 SPDT(Single-Pole Double-Throw)를 포함할 수 있고, SPDT 스위치는 예를 들어, 제1 공급 전압(VDD), 및 제1 공급 전압(VDD)보다 낮은 제2 공급 전압(예를 들어, 제2 공급 전압이 VDD의 α배이며, α는 1보다 작은 양수)과 같은 두 개의 다른 공급 전압들에 연결될 수 있다. SPDT 스위치는 클럭 드라이버로 보내지는 제어 신호에 의해 제어되어 클럭 드라이버가 높은 진폭 상태 또는 낮은 진폭 상태에서 동작하는지를 제어할 수 있다.
이와 같이, 도 2의 클럭 드라이버 회로는 (i) 제1 트랜지스터(210)이 켜지고 제1 전압원(220)이 제1 공급 전압인 제1 상태 및 (ii) 제1 트랜지스터(210)가 켜지고 제1 전압원(220)이 제2 공급 전압인 제2 상태를 포함하는 최소한 두 상태들 내에서 동작할 수 있다. 상술한 바와 같이, 제1 전압원(220)이 제2 공급 전압일 때 제1 트랜지스터(210)는 소스-게이트 전압보다 낮은 값을 가져 온 저항을 높게 만들기 때문에, 제1 전압원(220)이 제2 공급 전압일 때, 제1 트랜지스터(210)의 온 저항은 제1 전압원(220)이 제1 공급 전압일 때보다 높을 것이다. 그 결과, 제1 전압원(220)이 제1 공급 전압일 때, 제1 저항(215)의 저항이 좋은(예를 들어, 높은) 반사손실을 갖도록 선택된다면, 제1 전압원(220)이 제2 공급 전압일 때, 그러한 결과를 피하기 위한 조치가 취해지지 않는한, 반사손실이 손해를 입을 수 있다.
몇몇 실시예에서, 도 2에 도시된 바와 같이, 제1 상태 및 제2 상태 내 클럭 드라이버 회로의 출력 임피던스 간의 차이를 줄여 허용할 수 없는 반사손실의 저하를 피하기 위해 출력 임피던스 조정 회로가 포함될 수 있다. 출력 임피던스 조정 회로는 다이오드 연결된 트랜지스터(250), 바이패스 트랜지스터(255), 저항(260), 및 풀-다운 트랜지스터(265)를 포함할 수 있다. 다이오드 연결 트랜지스터(250)는 제1 전압원(220) 및 제1 트랜지스터(210)의 바디 터미널 사이에 연결될 수 있고, 바이패스 트랜지스터(255)는 다이오드 연결 트랜지스터(250)에 병렬로 연결될 수 있고, 저항(260)은 풀-다운 트랜지스터(265) 및 제1 트랜지스터(210)의 바디 터미널 사이에 연결될 수 있고, 풀-다운 트랜지스터(265)의 소스는 제2 전압원(예를 들어, 도시된 바와 같이 접지)에 연결될 수 있다.
회로는 제1 전압원(220)이 제1 공급 전압 또는 제2 공급 전압인지 나타내는 제어 신호를 수신하는 제어 입력(270)(도 2 및 도 3에서 "B"로 도시되어 있으며, 그 반대 신호에 대해 윗 선을 포함하는 "B"로 나타내었다.)을 포함할 수 있다(또는, 보다 일반적으로, 만약 제1 전압원(220)이 두 개 이상의 전압에서 동작된다면, 예를 들어, 제3 전압원을 포함하는 경우, 제어 신호는 제1 전압원(220)이 제1 제한보다 높은지를 나타낼 수 있고, 제1 제한은 예를 들어, 후술하는 바와 같이 출력 임피던스 조정 회로가 감소된 출력 임피던스의 상태를 생성할 때, 반사손실이 큰 경우에 가장 큰 전압과 같거나 거의 같은 경우이다.). 제어 신호는 제1 전압원(220)이 제1 공급 전압일 때 로우일 수 있고 제어 신호는 제1 전압원(220)이 제2 공급 전압일 때 하이일 수 있다.
제1 전압원(220)이 제1 공급 전압인 제1 상태에서 동작시, 제어 신호는 로우이고, 바이패스 트랜지스터(255)를 키며 제1 트랜지스터(210)의 바디 터미널을 제1 공급 전압으로 풀업시킬 수 있다.
제1 전압원(220)이 제2 공급 전압인 제2 상태에서, 제어 신호는 하이이고, 바이패스 트랜지스터(255)를 끄고 풀-다운 트랜지스터(265)를 킬 수 있다. 이 상태에서, 풀-다운 트랜지스터(265)는 다이오드 연결된 트랜지스터(250)로 인하여, 제1 트랜지스터(210)의 바디 터미널을 제2 공급 전압 아래의 하나의 임계 전압으로 풀-다운시킬 수 있다. 이것은 제1 트랜지스터(210) 내 바디-소스 접합을 부분적으로 순방향 바이어스시켜 온 저항을 감소시키고 결과적으로 반사손실을 증가시킬 수 있다. 제1 저항(215)은 제1 상태 및 제2 상태 모두에서 요구되는(예를 들어 10dB를 초과하는) 반사손실을 만족시키기 위해 선택될 수 있다. 제1 저항(215)은 제1 상태 내 혹은 제2 상태 내 반사손실을 최대화시키도록 선택되어 제1 상태 내 및 제2 상태 내에서 반사손실이 같도록 할 수 있다.
PMOSFET 장치(예를 들어, 다이오드 연결된 트랜지스터(250))로부터 바디 전압이 생성되기 때문에, PVT(Process, Voltage, and Temperature) 변동을 추적하고, 회로의 성능은 프로세스 및 온도 변화에 강할 수 있다. 몇몇 실시예에서, 600mV의 VDDP에 대해(α=0.65, VDD=0.9V), 출력 반사손실은 바디 바이어스가 활성화되었을 때(즉, 제2 상태일 때), -6.6dB(만약 제1 트랜지스터(210)의 바디 터미널이 제1 전압원(220)에 묶여있다면)로부터 -11.6dB로 향상되어 제1 트랜지스터(210)의 바디 터미널이 제2 공급 전압 아래의 하나의 임계 전압에 연결될 수 있다. 더욱이, 출력 임피던스 조정 회로는 제1 트랜지스터(210)의 온 저항을 감소시키기 때문에, 전송된 클럭 신호의 상승 시간을 감소시켜, 스윙을 향상시키고 위상 잡음 성능을 향상시킬 수 있다. 그 결과, 10kHZ 오프셋 클럭 드라이버의 출력에서 클럭 신호 내 위상 잡음은 출력 임피던스 조정 회로가 사용될 때, VDDP=0.6V에 대해 5dB로 향상될 수 있다.
제1 상태 및 제2 상태는 각각 높은 진폭 상태 및 낮은 진폭 상태에 대응할 수 있다. 몇몇 실시예에서, 클럭 드라이버 회로는 2개 이상의 상태로 동작할 수 있다. 보다 일반적으로, 클럭 구동기 회로는 n개의 상태(n은 1보다 큰 정수)로 동작할 수 있으며, 각각은 상이한 각각의 출력 진폭에 대응할 수 있다. 이러한 상황에서, 출력 임피던스 조정 회로는 n개의 상태에서 드라이버 회로의 출력 임피던스 사이의 최대 차이를 줄이기 위해 동작할 수 있다. 즉, 쌍방향 상태 출력 임피던스 차이의 최대값을 줄이기 위해 동작할 수 있으며, 상태 출력 임피던스 차는 (i) n 상태의 한 상태에서의 출력 임피던스와 (ii) n 상태의 다른 상태에서의 출력 임피던스 사이의 절대값일 수 있다.
도 2 및 도 3을 참조하면, 몇몇 실시예에서, 출력 임피던스 조정 회로는 도 2에 도시된 출력 임피던스 조정 회로 대신 혹은 도 2에 도시된 출력 임피던스 조정 회로에 더해 사용될 수 있다.
도 3의 회로는 가변 저항(305)를 포함할 수 있는데, 가변 저항(305)은 제1 저항(215)이 될 수 있다. 가변 저항(305)은 클럭 드라이버의 제1 트랜지스터(210)와 출력(225) 사이에 연결될 수 있으며, 제1 저항(215)을 통하는 전류 통로와 평행한 하나 이상의 전류 통로들을 포함할 수 있다. 도 3에는 따로 도시되지 않은 제1 저항(215)은 가변 저항(305)의 일부이며, 가변 저항(305) 내에서 가변 저항(305)의 두 단자 사이에 연결될 수 있다. 병렬 전류 통로는 그 자체로 가변 저항이 될 수 있으며(고정 저항과 가변 저항의 병렬 결합으로써의 가변 저항), 예를 들어 직렬로 연결된 트랜지스터 및 저항을 포함할 수 있다. 몇몇 실시예에서 병렬 전류 통로의 하나는, 제1 상태에서, 병렬 전류 통로의 트랜지스터가 꺼져, 병렬 전류 통로를 통해 전류가 흐르지 않을 수 있다. 제2 상태에서, 병렬 전류 통로의 트랜지스터가 켜지고, 출력 임피던스 조정 회로가 없는 경우(즉, 병렬 전류 통로의 부재) 보다 제2 상태 내에서 낮은 출력 임피던스를 야기할 수 있다. 가변 저항(305)은 제1 전압원(220)이 제1 공급 전압 혹은 제2 공급 전압인지 나타내는 제어 신호를 수신하는 제어 입력(270)을 포함할 수 있다(또는, 더 일반적으로, 상술한 바와 같이, 제어 신호는 제1 전압원(220)이 제1 한계보다 큰 전압인지 나타낼 수 있다.). 몇몇 실시예에서, 도 2 및 도 3을 병합할 수 있으며, 이를 통해 제2 상태에서 출력 임피던스는 병렬 전류 통로와 제1 트랜지스터(210) 내 바디 소스 접합의 부분적인 순방향 바이어스에 의해 감소될 수 있다.
몇몇 실시예는 본 명세서에서 전계 효과 트랜지스터로 구성되는 것으로 설명되었지만, 몇몇 실시예에서 다른 트랜지스터(예를 들어, 바이폴라 트랜지스터)가 유사한 효과로 또는 비슷하게 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, 트랜지스터의 2개의 주 단자(예를 들어, MOSFET의 경우 소스 및 드레인, 바이폴라 트랜지스터의 경우 컬렉터 및 이미터)는 트랜지스터의 "주요" 단자라고 할 수 있고, 트랜지스터를 제어하는데 사용되는 단자(MOSFET에 대해선 게이트, 또는 바이폴라 트랜지스터에 대해선 베이스)는 트랜지스터의 "제어"단자라고 지칭될 수 있다. 본 명세서에 사용된 바와 같이, 트랜지스터에 대한 접속이 2-단자 장치에 사용된 용어로 설명될 때, 이는 설명된 트랜지스터의 주 단자에 대한 접속이 될 수 있다. 예를 들어, 한 회로의 두 노드에 "연결된" 트랜지스터는 두 개의 노드 중 첫 번째 노드에 연결된 트랜지스터의 주 터미널 중 첫 번째 터미널을 가지며 두 번째 노드에 연결된 주 터미널 중 두 번째 터미널은 두 노드 중 두 번째 노드일 수 있다. 다른 예로써, 2개의 트랜지스터가 "직렬로" 연결될 때(CMOS 인버터의 경우와 같이), 2개의 트랜지스터 중 하나의 주 단자는 2개의 트랜지스터 중 다른 하나의 주 단자에 연결될 수 있다. 본 명세서에서 사용된 바이폴라 트랜지스터의 "게이트"는 바이폴라 트랜지스터의 베이스를 의미하며, 바이폴라 트랜지스터의 "소스"는 바이폴라 트랜지스터의 이미터를 의미하고, 바이폴라 트랜지스터의 "드레인"은 바이폴라 트랜지스터의 컬렉터를 의미할 수 있다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용되는 용어는 특정 실시예를 설명하기 위한 것이며, 본 발명의 개념을 제한하려는 것은 아니다. 본 명세서에서 사용되는 용어 "실질적으로", "약", "대략" 및 유사한 용어는 근사 용어로 사용되며 학위 용어로 사용되지 않으며, 측정된 또는 계산된 값의 고유한 편차를 설명하기 위한 것임은 통상의 기술자에게 자명할 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에 인용된 임의의 수치 범위는 열거된 범위 내에 포함되는 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도될 수 있다. 예를 들어, 1.0 내지 10.0의 범위에는 지정된 최소치의 1.0과 최대의 10.0의 사이의 모든 부분 범위가 포함될 수 있다(최소치가 1.0이상). 예를 들어, 2.4 내지 7.6과 같은 10.0 이하의 최대값과 같을 수 있다. 본 명세서에 열거된 최대 수치 제한은 여기에 포함되는 더 낮은 모든 수치 제한을 포함하도록 의도될 수 있으며, 본 명세서에 인용된 임의의 최소 수치 제한은 여기에 포함되는 모든 더 높은 수치 제한을 포함할 수 있다.
진폭 제어를 갖는 임피던스 매칭된 클럭 드라이버의 예시적인 실시예가 본 명세서에서 구체적으로 설명되고 예시되었지만, 많은 변형 및 변경이 통상의 기술자에게 명백할 수 있다. 따라서, 본 명세서의 원리에 따라 구성된 진폭을 제어하는 임피던스 매칭된 클럭 드라이버는 본 명세서에 구체적으로 기술된 것 이외의 다른 실시예가 구현될 수 있다. 본 명세서는 또한 다음의 특허 청구 범위 및 그 등가물에서 정의될 수 있다.
205: 출력단 210: 제1 트랜지스터
215: 제1 저항 220: 제1 전압원
230: 제2 트랜지스터

Claims (20)

  1. 드라이브 회로로써,
    출력단,
    제1 전압원, 및
    출력 임피던스 조정 회로를 포함하되,
    상기 출력단은,
    제1 암, 및
    제2 암을 포함하고,
    상기 제1 암은,
    트랜지스터, 및
    저항를 포함하고,
    상기 트랜지스터는 상기 제1 전압원에 연결된 소스, 및 상기 저항의 제1 터미널에 연결된 드레인을 포함하고,
    상기 저항의 제2 터미널은 상기 드라이브 회로의 출력에 연결되고,
    상기 드라이브 회로는,
    제1 상태, 및
    제2 상태 중 적어도 하나의 단계 내에서 동작하고,
    상기 출력 임피던스 조정 회로는,
    상기 트랜지스터가 켜지고, 상기 제1 전압원이 제1 공급 전압인 제1 상태, 및
    상기 트랜지스터가 켜지고, 상기 제1 전압원이 상기 제1 공급 전압과는 다른 제2 공급 전압인 제2 상태 내에서, 상기 드라이브 회로의 출력 임피던스 간의 차이를 줄이는 드라이브 회로.
  2. 제 1항에 있어서,
    상기 트랜지스터는 바디 터미널을 포함하며,
    상기 출력 임피던스 조정 회로는,
    상기 제1 전압원이 상기 제1 공급 전압일 때, 제1 바디 전압을 상기 바디 터미널로 인가하고,
    상기 제1 전압원이 상기 제2 공급 전압일 때, 상기 제1 바디 전압과는 다른 제2 바디 전압을 상기 바디 터미널로 인가하는 드라이브 회로.
  3. 제 2항에 있어서,
    상기 제2 암은 제2 전압원과 상기 드라이브 회로의 출력 사이에 연결되고,
    상기 제2 전압원은 상기 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고,
    상기 제2 공급 전압은 상기 제1 공급 전압보다 낮은 드라이브 회로.
  4. 제 3항에 있어서,
    상기 제2 바디 전압은 상기 제2 공급 전압보다 상기 트랜지스터의 하나의 임계 전압만큼 낮은 드라이브 회로.
  5. 제 4항에 있어서,
    상기 제1 전압원이 제1 한계보다 큰 전압인지 나타내는 제어 신호를 수신하는 제어 입력을 더 포함하는 드라이브 회로.
  6. 제 5항에 있어서,
    상기 출력 임피던스 조정 회로는,
    다이오드 연결된 트랜지스터,
    바이패스 트랜지스터,
    저항, 및
    풀-다운 트랜지스터를 포함하되,
    상기 다이오드 연결된 트랜지스터는 상기 제1 전압원과 상기 바디 터미널 사이에 연결되고,
    상기 바이패스 트랜지스터는 상기 다이오드 연결된 트랜지스터와 병렬로 연결되고,
    상기 저항은 상기 풀-다운 트랜지스터의 드레인과 상기 바디 터미널 사이에 연결되고,
    상기 풀-다운 트랜지스터의 소스는 상기 제2 전압원에 연결된 드라이브 회로.
  7. 제 2항에 있어서,
    상기 제1 상태에서, 상기 드라이브 회로의 출력은 10dB보다 많은 반사손실(return loss)을 포함하고,
    상기 제2 상태에서, 상기 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하는 드라이브 회로.
  8. 제 7항에 있어서,
    상기 제2 암은 제2 전압원과 상기 드라이브 회로의 출력 사이에 연결되고,
    상기 제2 전압원은 상기 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고,
    상기 제2 공급 전압은 상기 제1 공급 전압의 0.8배보다 낮은 드라이브 회로.
  9. 제 1항에 있어서,
    상기 드라이브 회로는,
    상기 제1 상태,
    상기 제2 상태, 및
    제3 상태 중 적어도 하나의 어떤 시간에 동작하고,
    상기 출력 임피던스 조정 회로는,
    상기 제1 상태,
    상기 제2 상태, 및
    상기 제3 상태 내에서 상기 드라이브 회로의 출력 임피던스 간의 최대 차이를 줄이고,
    상기 제3 상태는 상기 트랜지스터가 켜지고, 상기 제1 전압원이 상기 제1 공급 전압과 상기 제2 공급 전압과는 다른 제3 공급 전압인 드라이브 회로.
  10. 제 1항에 있어서,
    상기 출력 임피던스 조정 회로는 상기 제1 암의 상기 저항과 병렬인 저항을 포함하는 드라이브 회로.
  11. 드라이브 회로로써,
    출력단,
    제1 전압원 및
    출력 임피던스 조정 회로를 포함하되,
    상기 출력단은 상기 제1 전압원 및 상기 드라이브 회로의 출력에 연결된 제1 트랜지스터를 포함하고,
    상기 드라이브 회로는,
    제1 상태, 및
    제2 상태 중 적어도 하나의 상태 내에서 동작하고,
    상기 출력 임피던스 조정 회로는,
    상기 제1 트랜지스터가 켜지고, 상기 제1 전압원이 제1 공급 전압인 상기 제1 상태, 및
    상기 제1 트랜지스터가 켜지고, 상기 제1 전압원이 상기 제1 공급 전압과는 다른 제2 공급 전압인 상기 제2 상태 내에서 상기 드라이브 회로의 출력 임피던스 간의 차이를 줄이는 드라이브 회로.
  12. 제 11항에 있어서,
    상기 출력 임피던스 조정회로는 상기 제1 트랜지스터에 연결된 가변 저항을 포함하는 드라이브 회로.
  13. 제 11항에 있어서,
    인버터를 포함하되,
    상기 인버터는,
    직렬로 접속된 상기 제1 트랜지스터와 제1 저항을 포함하는 제1 암, 및
    직렬로 접속된 제2 트랜지스터와 제2 저항을 포함하는 제2 암을 포함하는 드라이브 회로.
  14. 제 13항에 있어서,
    상기 제1 트랜지스터는 바디 터미널을 포함하고,
    상기 출력 임피던스 조정 회로는,
    상기 제1 전압원이 상기 제1 공급 전압일 때, 제1 바디 전압을 상기 바디 터미널에 인가하고,
    상기 제1 전압원이 상기 제2 공급 전압일 때, 상기 제1 바디 전압과는 다른 제2 바디 전압을 상기 바디 터미널에 인가하는 드라이브 회로.
  15. 제 14항에 있어서,
    상기 제2 암은 제2 전압원과 상기 드라이브 회로의 출력 사이에 연결되고,
    상기 제2 전압원은 상기 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고,
    상기 제2 공급 전압은 상기 제1 공급 전압보다 낮으며,
    상기 제2 바디 전압은 상기 제2 공급 전압보다 상기 제1 트랜지스터의 하나의 임계 전압만큼 낮은 드라이브 회로.
  16. 제 15항에 있어서,
    상기 제1 전압원이 제1 한계보다 큰 전압인지 나타내는 제어 신호를 수신하는 제어 입력을 더 포함하는 드라이브 회로.
  17. 제 16항에 있어서,
    상기 출력 임피던스 조정 회로는,
    다이오드 연결된 트랜지스터,
    바이패스 트랜지스터,
    저항, 및
    풀-다운 트랜지스터를 포함하되,
    상기 다이오드 연결된 트랜지스터는 상기 제1 전압원과 상기 바디 터미널 사이에 연결되고,
    상기 바이패스 트랜지스터는 상기 다이오드 연결된 트랜지스터와 병렬로 연결되고,
    상기 저항은 상기 풀-다운 트랜지스터의 드레인과 상기 바디 터미널 사이에 연결되고,
    상기 풀-다운 트랜지스터의 소스는 상기 제2 전압원에 연결된 드라이브 회로.
  18. 제 13항에 있어서,
    상기 제1 상태에서, 상기 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하고,
    상기 제2 상태에서, 상기 드라이브 회로의 출력은 10dB보다 많은 반사손실을 포함하는 드라이브 회로.
  19. 제 18항에 있어서,
    상기 제2 암은 제2 전압원과 상기 드라이브 회로의 출력 사이에 연결되고,
    상기 제2 전압원은 상기 제2 공급 전압보다 낮은 제3 공급 전압을 포함하고,
    상기 제2 공급 전압은 상기 제1 공급 전압의 0.8배보다 낮은 드라이브 회로.
  20. 제1 전압원을 제1 공급 전압으로 설정하고, 상기 제1 공급 전압과 같은 전압을 트랜지스터의 바디 터미널에 인가하고,
    상기 제1 전압원을 상기 제1 공급 전압보다 낮은 제2 공급 전압으로 설정하고,
    상기 제2 공급 전압보다 상기 트랜지스터의 하나의 임계 전압만큼 낮은 전압을 상기 트랜지스터의 상기 바디 터미널로 인가하는 것을 포함하는 상기 제1 전압원에 연결된 상기 트랜지스터를 포함하는 드라이브 회로를 동작하는 방법.
KR1020180114855A 2018-06-05 2018-09-27 진폭을 제어하는 임피던스 매칭된 클럭 드라이버 KR102499479B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862681042P 2018-06-05 2018-06-05
US62/681,042 2018-06-05
US16/111,145 2018-08-23
US16/111,145 US10411703B1 (en) 2018-06-05 2018-08-23 Impedance matched clock driver with amplitude control

Publications (2)

Publication Number Publication Date
KR20190138549A KR20190138549A (ko) 2019-12-13
KR102499479B1 true KR102499479B1 (ko) 2023-02-13

Family

ID=67845326

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180114855A KR102499479B1 (ko) 2018-06-05 2018-09-27 진폭을 제어하는 임피던스 매칭된 클럭 드라이버

Country Status (4)

Country Link
US (1) US10411703B1 (ko)
KR (1) KR102499479B1 (ko)
CN (1) CN110572148A (ko)
TW (1) TW202004392A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10826497B2 (en) * 2018-06-05 2020-11-03 Samsung Electronics Co., Ltd. Impedance matched clock driver with amplitude control
TWI708134B (zh) * 2019-09-18 2020-10-21 新唐科技股份有限公司 基體偏壓產生電路
CN111200463B (zh) * 2020-01-08 2021-09-24 广东省半导体产业技术研究院 一种阻抗调节装置及信号发射装置
US11922996B2 (en) * 2021-10-04 2024-03-05 Micron Technology, Inc. Apparatuses, systems, and methods for ZQ calibration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003143002A (ja) 2001-11-01 2003-05-16 Mitsubishi Electric Corp 抵抗可変器
JP2009520443A (ja) 2005-12-19 2009-05-21 ラムバス・インコーポレーテッド 構成可能なオンダイ終端
JP2014524197A (ja) 2011-06-30 2014-09-18 シリコン イメージ，インコーポレイテッド シングルエンド構成可能マルチモードドライバ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059185A (ja) * 1998-08-14 2000-02-25 Nec Corp 同期遅延回路
JP2000196435A (ja) 1998-12-25 2000-07-14 Nec Corp 出力バッファ回路
JP3571013B2 (ja) 2001-08-23 2004-09-29 エルピーダメモリ株式会社 半導体装置、その駆動方法及びその設定方法
JP2006203801A (ja) * 2005-01-24 2006-08-03 Fujitsu Ltd バッファ回路及び集積回路
US8577325B2 (en) 2010-08-31 2013-11-05 Korea Advanced Institute Of Science And Technology Low noise amplifier having both ultra-high linearity and low noise characteristic and radio receiver including the same
EP2429075A1 (en) 2010-09-13 2012-03-14 Imec Amplifier circuit for a ranging transceiver
US8487654B1 (en) 2012-02-29 2013-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Voltage mode driver with current booster (VMDCB)
CN207020566U (zh) 2017-07-04 2018-02-16 上海兆芯集成电路有限公司 终端电阻校准电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003143002A (ja) 2001-11-01 2003-05-16 Mitsubishi Electric Corp 抵抗可変器
JP2009520443A (ja) 2005-12-19 2009-05-21 ラムバス・インコーポレーテッド 構成可能なオンダイ終端
JP2014524197A (ja) 2011-06-30 2014-09-18 シリコン イメージ，インコーポレイテッド シングルエンド構成可能マルチモードドライバ

Also Published As

Publication number Publication date
KR20190138549A (ko) 2019-12-13
TW202004392A (zh) 2020-01-16
CN110572148A (zh) 2019-12-13
US10411703B1 (en) 2019-09-10

Similar Documents

Publication Publication Date Title
KR102499479B1 (ko) 진폭을 제어하는 임피던스 매칭된 클럭 드라이버
EP0621694B1 (en) Low power interface circuit
US7893730B2 (en) Level shifter and driving circuit including the same
EP2218183B1 (en) Methods and apparatuses for selectable voltage supply
US10326439B2 (en) RF circuit with switch transistor with body connection
US9621156B2 (en) Analog switches and methods for controlling analog switches
US10389365B2 (en) Low power crystal oscillation circuits
US20070013432A1 (en) Semiconductor device and method of controlling the same
JP2005006143A (ja) 高周波スイッチ回路および半導体装置
US20090134930A1 (en) Level shift circuit
US20070069798A1 (en) Switch circuit for high-frequency-signal switching
US11146226B2 (en) Analog switch circuit, volume circuit, and semiconductor integrated circuit
JP2004096441A (ja) スイッチング回路、スイッチングモジュール及びその制御方法
US20130027092A1 (en) Digital Output Driver
US6784720B2 (en) Current switching circuit
US10826497B2 (en) Impedance matched clock driver with amplitude control
US10979051B1 (en) Level shifter with state reinforcement circuit
US10365682B1 (en) Multi-mode clock transmission network and method thereof
JP5114226B2 (ja) 半導体スイッチ回路
US7304526B2 (en) Switching circuit for handling signal voltages greater than the supply voltage
JP2008182388A (ja) 信号切替装置
JP2000216833A (ja) 受信回路インタフェ―ス
US11973499B1 (en) Level shifter with automatic direction sensing
US7888952B2 (en) Circuit arrangement for balancing a resistance circuit
JP2007189413A (ja) 自動パワー出力制御回路

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant