JP2000216833A

JP2000216833A - 受信回路インタフェ―ス

Info

Publication number: JP2000216833A
Application number: JP11016081A
Authority: JP
Inventors: Kenji Kawamura; 健児河村; Takashi Funada; 孝船田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-01-25
Filing date: 1999-01-25
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】有線ディジタル伝送路で接続された送信装置
側と受信装置側の回路電源がともにオン状態となってい
る時は、インピーダンス不整合による入力信号波形の歪
を抑え、送信側がオン、受信側がオフ状態の時は、送信
装置側の回路電源による受信装置への電流流入を阻止す
ること。【解決手段】受信回路に電源電圧を供給するための電
源電圧供給線１０６と、上記受信回路の入力信号線１０
９と上記電源電圧供給線１０６との間に接続されたクラ
ンプ回路３０２と、上記電源電圧供給線１０６に接続さ
れた電源電圧監視回路３０１とからなり、上記電源電圧
監視回路３０１の出力信号により上記電源電圧の状態に
応じて、上記クランプ回路３０２をオンまたはオフ状態
に制御することを特徴とする受信回路インタフェース。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、有線ディジタル伝
送の送受信装置間のインタフェース回路に関し、特に受
信装置の回路電源が与えられていない場合には送信装置
からの電流流入を阻止する機能を備えた受信回路用のイ
ンタフェースに関するものである。

【０００２】

【従来の技術】従来より、有線ディジタル伝送の送受信
装置間のディジタルインタフェース回路において伝送線
路で生じる反射による波形歪を抑える方法としては、例
えば「トランジスタ技術ＳＰＥＣＩＡＬＮｏ．２
２」（１９９５年８月第７版発行ＣＱ出版株式会社
頁７３−８３）に記載されているようにダイオード終
端による方法と、直列終端による方法が知られている。

【０００３】図６は、ダイオード終端によるディジタル
インタフェース回路の１例を示しており、１０１は送信
装置、１０４は受信装置であり、これらの送信装置１０
１と受信装置１０４は、伝送線路１０９によって接続さ
れている。送信装置１０１は、出力バッファ１０２と、
送信装置１０１の電源電圧供給線１０３とを有し、受信
装置１０４は、入力バッファ１０５と、電源電圧供給線
１０６と、グランド側クランプダイオード１０７と、回
路電源側クランプダイオード１０８とを備えている。

【０００４】上記従来技術では、受信装置１０４の入力
バッファ１０５の入力端子には、グランド側クランプダ
イオード１０７と、回路電源側クランプダイオード１０
８とが接続されているため、電源電圧供給線１０６によ
る電圧をＶＣＣとし、グランド側クランプダイオード１
０７と回路電源側クランプダイオード１０８とがオンす
る電圧をＶＦとすると、入力バッファ１０５の入力端子
にかかる電圧Ｖｉｎは

【０００５】

【数１】

【０００６】となる。数１より、送信装置１０１の出力
バッファ１０２より出力されたディジタル波形が、伝送
線路１０９を経由して受信装置１０４の入力バッファ１
０５に到達し、入力バッファ１０５の入力端子でディジ
タル波形の反射が生じるような場合でも、−ＶＦ以下の
アンダーシュートは、グランド側クランプダイオード１
０７によりクランプされるため、反射によるアンダーシ
ュートの波形歪は生じない。これと同様に、ＶＣＣ＋Ｖ
Ｆ以上のオーバーシュートは、回路電源側クランプダイ
オード１０８によりクランプされるため、反射によるオ
ーバーシュートの波形歪は生じない。従って、入力バッ
ファ１０５の入力端子に接続されたグランド側クランプ
ダイオード１０７と、回路電源側クランプダイオード１
０８とにより、ディジタル波形の反射による波形歪を低
減することが可能となる。

【０００７】図７は、直列終端によるディジタルインタ
フェース回路の１例を示す。図において、送信装置１０
１は、出力バッファ１０２の出力端子、または出力バッ
ファ１０２に内蔵して、ダンピング抵抗２０１を有し、
受信装置１０４は、図６に示した回路電源側クランプダ
イオード１０８を削除した構成となっている。上記構
成によれば、伝送線路１０９の特性インピーダンスをＲ
ｚ、送信装置１０１の出力バッファ１０２の出力インピ
ーダンスをＲｏとすると、ダンピング抵抗２０１の抵抗
値Ｒｓとして

【０００８】

【数２】

【０００９】を満足する値を選択することにより、伝送
線路１０９の特性インピーダンスＲｚと、伝送線路１０
９より送信装置１０１を見た出力インピーダンスとを整
合させることができる。従って、回路電源側クランプダ
イオード１０８が無くても受信装置１０４の入力バッフ
ァ１０５の入力端子におけるディジタル波形の波形歪を
低減することが可能である。

【００１０】

【発明が解決しようとする課題】然るに、上述した従来
技術のディジタルインタフェース回路は、次のような問
題があった。即ち、図６のディジタルインタフェース回
路は、送信装置１０１側の電源電圧供給線１０３と受信
装置１０４側の電源電圧供給線１０６に各々独立して回
路電源から電源電圧ＶＣＣ供給した場合、送信装置１０
１の電源電圧供給線１０３がオン状態で、受信装置１０
４の電源電圧供給線１０６がオフ状態となった時、受信
装置１０４の回路電源側クランプダイオード１０８は、
送信装置１０１の出力バッファ１０２から出力されるデ
ィジタル波形がＶＦ以上の電圧となったときにオン状態
となるため、送信装置１０１の出力バッファ１０２から
伝送線路１０９を経由して受信装置１０４の回路電源側
クランプダイオード１０８に過大な電流が流れる。送信
装置１０１の出力バッファ１０２や受信装置１０４の回
路電源側クランプダイオード１０８が破壊したり、シス
テムが誤動作をするという問題があった。

【００１１】また、図７のディジタルインタフェース回
路は、受信装置１０４に回路電源側クランプダイオード
１０８がないため、上述したダイオードの破壊や誤動作
の問題はないが、伝送線路１０９の特性インピーダンス
と整合させるためのダンピング抵抗２０１を付与する必
要がある。出力信号数の多い大規模ＬＳＩでは、ダンピ
ング抵抗２０１で生じる消費電力によってＬＳＩチップ
の温度上昇を招くため、これをＬＳＩに内蔵することが
難しく、ＬＳＩ外部で出力信号数に応じたダンピング抵
抗２０１を実装しようとすると装置の小型化の妨げとな
っていた。また、出力バッファ１０２の出力インピーダ
ンスと上記ダンピング抵抗２０１との合計値である送信
装置１０１全体の出力インピーダンスは、数２に示した
ように、伝送線路１０９の特性インピーダンスに等しく
なるように設定されるため、上記ダンピング抵抗によっ
て、送信装置１０１の出力が減衰し、送信装置側インタ
フェースのファンアウト数を大きくとれない、という問
題点があった。

【００１２】本発明の目的は、上述した従来のダイオー
ド終端方式及び直列終端方式の欠点を解消し有線ディジ
タル伝送システムに適した受信回路インタフェースを提
供することにある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明では、有線ディジタル伝送システムにおける
受信装置側のインタフェース回路において、有線ディジ
タル伝送路で接続された送信装置側と受信装置側の回路
電源がともにオン状態となっている時は、インピーダン
ス不整合による入力信号波形の歪を抑え、送信側がオ
ン、受信側がオフ状態の時は、送信装置側の回路電源に
よる受信装置への電流流入を阻止する手段を備えたこと
を特徴とする。

【００１４】更に詳述すると、本発明の受信回路インタ
フェースは、受信回路に電源電圧を供給するための電源
電圧供給線と、上記受信回路の入力信号線と上記電源電
圧供給線との間に接続されたクランプ回路と、上記電源
電圧供給線に接続された電源電圧監視回路とを有し、上
記電源電圧監視回路の出力信号によって上記電源電圧の
状態に応じて上記クランプ回路をオンまたはオフ状態に
制御することを特徴とする。本発明の１実施例によれ
ば、上記クランプ回路は、ゲート電圧によってクランプ
動作をオン・オフ制御される電界効果型素子で構成さ
れ、前記第１の手段の電源電圧監視回路が、前記電源電
圧の状態に応じて、上記電界効果型素子のゲート電圧を
制御することを特徴とする。

【００１５】また、電源電圧監視回路は、それぞれソー
ス・ドレイン・ゲート端子を有する第１、第２の電界効
果型トランジスタで構成される。上記第１の電界効果型
トランジスタは、ソースまたはドレインの一方が負荷抵
抗素子を介して前記入力信号線に結合され、他方が基準
電圧に結合され、ゲートが前記電源電圧供給線に結合さ
れる。一方、上記第２の電界効果型トランジスタは、ソ
ースまたはドレインの一方が前記クランプ回路の電圧効
果型トランジスタのゲートに結合され、他方が上記基準
電圧に結合され、ゲートが上記負荷抵抗素子と上記第１
の電界効果型トランジスタとの接続点に結合される。

【００１６】上記構成によれば、電源電圧がオン状態の
とき、上記第１の電界効果型トランジスタがオン状態、
第２の電界効果型トランジスタがオフ状態となるため、
上記クランプ回路の電界効果型トランジスタがクランプ
ダイオードとして機能し、また、上記電源電圧がオフ状
態のとき、上記第１の電界効果型トランジスタがオフ、
第２の電界効果型トランジスタがオン状態となって、上
記クランプ回路の電界効果型トランジスタが開放とな
る。

【００１７】なお、本発明において、上記クランプ回路
を前記電源電圧供給線とは独立した第２の電源電圧供給
線と接続するか、または、前記電源電圧監視回路入力を
上記電源電圧供給線とは異なる外部制御電圧供給線に接
続し、上記第２の電源電圧供給線または上記外部制御電
圧供給線に与える電圧を変化させることによって、上記
クランプ回路を制御するようにしても良い。

【００１８】

【発明の実施の形態】以下、本発明を図面を参照して説
明する。図１は、本発明によるディジタルインタフェー
ス回路の基本的な構成を示すブロック図である。本発明
のインタフェース回路は、受信装置１０４の電源電圧供
給線１０６の電圧ＶＣＣを入力としその電圧ＶＣＣを監
視する電圧監視部３０１と、電圧監視部３０１の出力を
入力とし受信装置１０４の入力端子と電源電圧供給線１
０６との間に付与される回路電源側クランプダイオード
を形成するかしないかを制御するクランプ回路３０２と
を有することを特徴とする。

【００１９】図１において、電圧監視部３０１では、受
信装置１０４の電源電圧供給線１０６の電圧ＶＣＣを監
視し、受信装置１０４の電源電圧供給線１０６の電圧Ｖ
ＣＣに既定の電圧が与えられているか否かを判別し、そ
の結果をクランプ回路３０２に出力する。ここで、上記
既定の電圧は、個々のシステム仕様によって決められ
る。クランプ回路３０２では、電圧監視部３０１の出力
結果を入力としており、電源電圧供給線１０６の電圧Ｖ
ＣＣに既定の電圧が与えられている場合には、受信装置
１０４の入力端子と受信装置１０４の電源電圧供給線１
０６との間のクランプ回路がオン状態となる。従って、
受信装置１０４の電源電圧供給線１０６の電圧ＶＣＣに
既定の電圧が与えられている場合には、受信装置１０４
の入力端子の電圧を常にＶＣＣ＋ＶＦ以下となるように
動作するので、反射によるオーバーシュートを低減でき
る。

【００２０】また、図１によれば、受信装置１０４の入
力端子と受信装置１０４の電源電圧供給線１０６との間
のクランプ回路により、反射による波形歪を低減できる
ため、送信装置の出力に反射による波形歪を低減するた
めのダンピング抵抗は不要となり、送信装置の出力の駆
動能力を低下させることもない。

【００２１】一方、電源電圧供給線１０６の電圧ＶＣＣ
に既定の電圧が与えられていない場合には、クランプ回
路３０２がオフ状態となる。従って、電源電圧供給線１
０６の電圧ＶＣＣが０Ｖ近くに低下しても、受信装置１
０４の入力端子からの電流流入を阻止することが可能と
なる。

【００２２】以上の動作により、有線ディジタル伝送の
送受信装置間のインタフェース回路において、送受信装
置の回路電源が与えられている場合には、送信装置出力
の駆動能力を低下させることなく、伝送線路で生じる反
射による波形歪を抑え、且つ、受信装置の回路電源が与
えられていない場合には、送信装置からの電流流入を阻
止可能なインタフェース回路を提供できる。

【００２３】以下、本発明のインタフェース回路の具体
的な回路構成について述べる。図２は、本発明によるイ
ンタフェース回路の第１の実施例を示す。図において、
電圧監視部３０１は、ＮＭＯＳＦＥＴ（ＮーＣｈａｎｎ
ｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒｔｙｐｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎ
ｓｉｓｔｏｒ）４０１、４０３と、抵抗４０２と、によ
り構成される。ＮＭＯＳＦＥＴ４０１は、そのゲート端
子が受信装置１０４の電源電圧供給線１０６に接続され
ており、そのソース端子がグランドに接続され、そのド
レイン端子は、抵抗４０２を介して、受信装置１０４の
入力端子とＮＭＯＳＦＥＴ４０３のゲート端子に接続さ
れる。一方、ＮＭＯＳＦＥＴ４０３のソース端子はグラ
ンドに接続され、そのドレイン端子はクランプ回路３０
２への出力端子となっている。クランプ回路３０２は、
ＮＭＯＳＦＥＴ４０４と、抵抗４０５とにより構成され
る。ＮＭＯＳＦＥＴ４０４のゲート端子は、電圧監視部
３０１の出力端子と接続され、抵抗４０５を介して受信
装置１０４の入力端子に接続されている。また、そのソ
ース端子は受信装置の１０４の入力端子に接続され、そ
のドレイン端子は受信装置１０４の電源電圧供給線１０
６に接続されている。

【００２４】本実施例によれば、電源電圧供給線１０６
の電圧ＶＣＣが、ＮＭＯＳＦＥＴ４０１の閾値電圧Ｖｔ
ｈより高い場合には、電圧検出部３０１のＮＭＯＳＦＥ
Ｔ４０１がオンし、そのドレイン端子の電圧が略０Ｖに
なってＮＭＯＳＦＥＴ４０３はオフし、ＮＭＯＳＦＥＴ
４０３のドレイン端子、すなわち電圧検出部３０１の出
力が開放される。このとき、クランプ回路３０２のＮＭ
ＯＳＦＥＴ４０４のゲート端子には、受信装置１０４の
入力端子の電圧がかかることになる。従って、ＮＭＯＳ
ＦＥＴ４０４の閾値電圧をＶｔｈとすると、受信装置１
０４の入力端子の電圧がＶＣＣ＋Ｖｔｈより大きくなる
と、ＮＭＯＳＦＥＴ４０４がオンし、受信装置１０４の
入力端子と電源電圧供給線１０６に回路電源側クランプ
ダイオードが形成され、クランプ回路３０２がオン状態
となる。

【００２５】電源電圧供給線１０６の電圧ＶＣＣが、Ｎ
ＭＯＳＦＥＴ４０１の閾値電圧Ｖｔｈより低い場合に
は、電圧監視部３０１のＮＭＯＳＦＥＴ４０１がオフと
なるため、ＮＭＯＳＦＥＴ４０３のゲート端子には受信
装置１０４の入力端子の電圧がかかる。ここで、受信装
置１０４の入力端子の電圧がＮＭＯＳＦＥＴ４０３の閾
値電圧Ｖｔｈより大きい場合には、ＮＭＯＳＦＥＴ４０
３はオンとなり、ＮＭＯＳＦＥＴ４０３のドレイン電
圧、すなわち電圧監視部３０１の出力は略０Ｖになる。
このため、クランプ回路３０２のＮＭＯＳＦＥＴ４０４
のゲート端子の電圧が０Ｖとなり、ＮＭＯＳＦＥＴ４０
４はオフし、受信装置１０４の入力端子と電源電圧供給
線１０６との間に回路電源側クランプダイオードは形成
されない。

【００２６】一方、受信装置１０４の入力端子の電圧
が、ＮＭＯＳＦＥＴ４０３の閾値電圧Ｖｔｈより小さい
場合には、ＮＭＯＳＦＥＴ４０３、４０４は、そのゲー
ト端子の電圧がともに閾値電圧Ｖｔｈより小さいために
オフとなっており、受信装置１０４の入力端子と電源電
圧供給線１０６との間に回路電源側クランプダイオード
は形成されない。

【００２７】以上の動作により、受信装置１０４の電源
電圧供給線１０６がＮＭＯＳＦＥＴ４０１の閾値電圧Ｖ
ｔｈより高い場合には、受信装置１０４の入力端子と電
源電圧供給線１０６との間に電源側クランプダイオード
が形成されるため、伝送線路１０９で生じる反射による
波形歪を抑えることができる。また、受信装置１０４の
回路電源がＮＭＯＳＦＥＴ４０１の閾値電圧Ｖｔｈより
低い場合には、受信装置１０４の入力端子と電源電圧供
給線１０６との間に電源側クランプダイオードが形成さ
れず、送信装置からの電流流入を阻止することが可能で
ある。

【００２８】なお、本実施例の回路構成は、ＮＭＯＳＦ
ＥＴと抵抗により構成されており、各抵抗の抵抗値の絶
対値の精度もほとんど要求されない。従って、入力バッ
ファ１０５、グランド側クランプダイオード１０７を含
めて、すべて同一基板上に容易にＬＳＩ化可能である。
また、図２では、抵抗４０２、４０５は抵抗記号で示し
たが、ＬＳＩ化する場合には、拡散抵抗を利用できる。
また、これらの抵抗素子をＭＯＳＦＥＴのオン抵抗によ
り構成してもよい。

【００２９】図３は、本発明におけるインタフェース回
路の第２の実施例を示す。本実施例は、図２の電圧監視
部３０１のＮＭＯＳＦＥＴ４０１のゲート端子と電源電
圧供給線１０６との間に１個または複数個を直列接続し
たダイオード５０１を接続し、更に、ＮＭＯＳＦＥＴ４
０１のゲート端子とグランド間に抵抗５０２を付与した
構成ことを特徴とする。

【００３０】本実施例において、Ｎ個のダイオードを直
列接続した場合に、ダイオード５０１がオンとなる電圧
をＶＦとし、ＮＭＯＳＦＥＴ４０１の閾値電圧をＶｔｈ
とすると、受信装置１０４の電源電圧供給線１０６の電
圧ＶＣＣがＶｔｈ＋Ｎ・ＶＦより高い場合には、受信装
置１０４の入力端子と電源電圧供給線１０６との間に回
路電源側クランプダイオードが形成され、他方、受信装
置１０４の電源電圧供給線１０６の電圧ＶＣＣがＶｔｈ
＋Ｎ・ＶＦより低い場合には、受信装置１０４の入力端
子と電源電圧供給線１０６との間に回路電源側クランプ
ダイオードは形成されない。従って、本実施例によれ
ば、受信装置１０４の入力端子と電源電圧供給線１０６
との間に付与される回路電源側クランプダイオードを、
受信装置１０４の電源電圧供給線１０６の電圧がどの程
度上昇した場合に形成するかをシステム仕様に応じて比
較的簡単に設定できる。

【００３１】なお、図３では、回路電源側クランプダイ
オードを受信装置１０４の電源電圧供給線１０６の電圧
がどの程度上昇した場合に形成するかを決めるために複
数個の直列接続ダイオード５０１を使用したが、これら
のダイオード５０１は抵抗素子によって代用可能であ
る。この場合、ＮＭＯＳＦＥＴ４０１のゲート端子の電
圧は、電源電圧供給線１０６の電圧ＶＣＣをダイオード
５０１に代用した抵抗と抵抗５０２との抵抗比で分圧し
た電圧となる。さらに、図３では抵抗５０２は抵抗記号
で示したが、上述の図２の実施例と同様に、ＬＳＩに内
蔵する場合には拡散抵抗を利用でき、ＭＯＳＦＥＴのオ
ン抵抗により同等の機能を得ることもできる。

【００３２】図４は、本発明におけるインタフェース回
路の第３の実施例を示す。本実施例は、クランプ回路３
０２において、ＮＭＯＳＦＥＴ４０４のドレイン端子を
受信装置１０４の電源電圧供給線１０６に接続せずに、
受信装置１０４の電源電圧供給線１０６の電圧ＶＣＣと
異なる回路電源の電圧ＶＣＣ２にも接続できるように、
クランプ回路３０２の専用電源接続端子６０１を外部に
設けたことを特徴とする。

【００３３】図４の構成によれば、クランプ回路３０２
の専用電源接続端子６０１に与える電圧を変えることに
よって、クランプ回路３０２にて形成される回路電源側
クランプダイオードによりクランプできる電圧を任意に
変更できる。従って、例えば送信装置１０１の電源電圧
供給線１０３の電圧と、受信装置１０４の電源電圧供給
線１０６の電圧ＶＣＣと、が異なる電圧で構成されるシ
ステムにおいても、回路電源側クランプダイオードの電
源接続端子６０１に送信装置の電源電圧供給線１０３の
電圧と同じ電圧値を与えることにより、伝送線路１０９
での反射による波形歪を低減したインタフェース回路を
提供できる。なお、電圧監視部３０１のＮＭＯＳＦＥＴ
４０１のゲート端子電圧は、図３と同様、１個または複
数個を直列接続したダイオード５０１と抵抗５０２とで
設定するようにしてもよい。

【００３４】図５は、本発明におけるインタフェース回
路の第４の実施例を示す。

【００３５】本実施例では、電圧監視部３０１の動作を
外部制御端子７０４により制御可能にするために、ＮＭ
ＯＳＦＥＴ７０１と、抵抗７０２、バッファ７０３とを
付与したことを特徴とする。図５において、外部制御端
子７０４はバッファ７０３の入力に接続され、バッファ
７０３の出力はＮＭＯＳＦＥＴ７０１のゲート端子に接
続される。また、ＮＭＯＳＦＥＴ７０１のソース端子は
グランドに接続され、そのドレイン端子は、ＮＭＯＳＦ
ＥＴ４０１のゲート端子と、抵抗７０２を介して受信装
置１０４の電源電圧供給線１０６とに接続される。

【００３６】本実施例では、外部制御端子７０４にＨレ
ベルを入力することにより、バッファ７０３を介してＮ
ＭＯＳＦＥＴ７０１のゲート端子の電圧はＨレベルとな
るため、ＮＭＯＳＦＥＴ７０１は常にオン状態となり、
ＮＭＯＳＦＥＴ７０１のドレイン端子の電圧、すなわ
ち、ＮＭＯＳＦＥＴ４０１のゲート端子の電圧は略０Ｖ
となり、ＮＭＯＳＦＥＴ４０１は、受信装置１０４の電
源電圧供給線１０６の電圧ＶＣＣに依存することなく常
にオフ状態となる。このとき、ＮＭＯＳＦＥＴ４０３の
ゲート端子には、受信装置１０４の入力端子にかかる電
圧と同じ電圧がかかり、受信装置１０４の入力端子の電
圧がＮＭＯＳＦＥＴ４０３の閾値電圧Ｖｔｈより大きい
場合には、ＮＭＯＳＦＥＴ４０３がオンとなり、ＮＭＯ
ＳＦＥＴ４０３のドレイン電圧、すなわち、電圧検出部
３０１の出力は略０Ｖになる。従って、クランプ回路３
０２のＮＭＯＳＦＥＴ４０４のゲート端子の電圧は０Ｖ
となり、ＮＭＯＳＦＥＴ４０４があオフとなって、受信
装置１０４の入力端子と電源電圧供給線１０６との間に
回路電源側クランプダイオードは形成されない。

【００３７】一方、受信装置１０４の入力端子の電圧が
ＮＭＯＳＦＥＴ４０３の閾値電圧Ｖｔｈより小さい場合
には、ＮＭＯＳＦＥＴ４０３、４０４はそのゲート端子
の電圧がともに閾値電圧Ｖｔｈより小さいためにオフと
なっており、受信装置１０４の入力端子と電源電圧供給
線１０６との間に回路電源側クランプダイオードは形成
されない。

【００３８】以上のような動作より、図５によれば、受
信装置１０４の電源電圧供給線１０６の電圧が与えられ
ている場合においても、外部制御端子７０４を使用する
ことによって、受信装置１０４の入力端子と電源電圧供
給線１０６との間の回路電源側クランプダイオードを形
成するかしないかを自由に設定できる。このため、伝送
線路１０９での反射による波形歪を低減する必要のない
場合、例えば伝送線路１０９の配線長が極めて短い場合
や比較的低速のディジタル信号を扱う場合には、電圧監
視部３０１やクランプ回路３０２を動作させずにおくこ
とが可能となり、回路の消費電力を低減できる。

【００３９】尚、図５のクランプ回路３０２に、上述の
図４と同様に、クランプ回路３０２の専用電源接続端子
６０１を外部に設けた構成をとることによって、受信装
置１０４の電源電圧供給線１０６の電圧ＶＣＣと異なる
回路電源の電圧ＶＣＣ２に接続し、クランプ回路３０２
にて形成される回路電源側クランプダイオードによりク
ランプできる電圧を任意に変更することができる。

【００４０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、有線ディジタル伝送路で接続された送信装置
側と受信装置側の回路電源がともにオン状態となってい
る時は、インピーダンス不整合による入力信号波形の歪
を抑え、送信側がオン、受信側がオフ状態の時は、送信
装置側の回路電源による受信装置への電流流入を阻止で
きるため、受信装置側における素子の破壊や回路の誤動
作のおそれがない。

【図面の簡単な説明】

【図１】本発明による受信装置インタフェース回路の基
本構成を示すブロック図。

【図２】本発明による受信装置インタフェース回路の第
１の実施例を示す図。

【図３】本発明による受信装置インタフェース回路の第
２の実施例を示す図。

【図４】本発明による受信装置インタフェース回路の第
３の実施例を示す図。

【図５】本発明による受信装置インタフェース回路の第
４の実施例を示す図。

【図６】従来技術におけるインタフェース回路の一構成
例を示す図。

【図７】従来技術におけるインタフェース回路の他の構
成例を示す図。

【符号の説明】

１０１…送信装置１０２…出力バッファ１０３…送
信装置１０１の電源電圧供給線１０４…受信装置１０５…入力バッファ１０６…受
信装置１０６の電源電圧供給線１０７、１０８…クランプダイオード１０９…伝送線
路２０１…ダンピング抵抗３０１…電圧監視部３０２クランプ回路４０１、４０３、４０４、７０１…ＮＭＯＳＦＥＴ４０２、４０５、５０２、７０２…抵抗５０１…ダイ
オード６０１…クランプ回路３０２の専用電源接続端子７０３…バッファ７０４…電圧監視部３０１の外部制
御端子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J056 AA01 BB45 BB51 CC03 CC12 DD27 DD55 GG06 5K029 AA01 AA18 DD02 HH01 JJ08 LL06

Claims

【特許請求の範囲】

【請求項１】受信回路に電源電圧を供給するための電源
電圧供給線と、上記受信回路の入力信号線と上記電源電
圧供給線との間に接続されたクランプ回路と、上記電源
電圧供給線に接続された電源電圧監視回路とからなり、
上記電源電圧監視回路の出力信号により上記電源電圧の
状態に応じて、上記クランプ回路をオンまたはオフ状態
に制御することを特徴とする受信回路インタフェース。
【請求項２】前記クランプ回路がゲート電圧によってク
ランプ動作をオン・オフ制御される電界効果型素子から
なり、前記電源電圧監視回路が前記電源電圧の状態に応
じて上記電界効果型素子のゲート電圧を制御することを
特徴とする請求項１記載の受信回路インタフェース。
【請求項３】前記電源電圧監視回路が、それぞれソース
・ドレイン・ゲート端子を有する第１、第２の電界効果
型トランジスタからなり、上記第１の電界効果型トランジスタは、ソースまたはド
レインの一方が負荷抵抗素子を介して前記入力信号線に
結合され、他方が基準電圧に結合され、ゲートが前記電
源電圧供給線に結合され、上記第２の電界効果型トランジスタは、ソースまたはド
レインの一方が前記クランプ回路の電圧効果型トランジ
スタのゲートに結合され、他方が上記基準電圧に結合さ
れ、ゲートが上記負荷抵抗素子と上記第１の電界効果型
トランジスタとの接続点に結合され、上記電源電圧がオン状態のとき、上記第１の電界効果型
トランジスタがオン状態、第２の電界効果型トランジス
タがオフ状態となって、上記クランプ回路の電界効果型
トランジスタがクランプダイオードとして機能し、上記
電源電圧がオフ状態のとき、上記第１の電界効果型トラ
ンジスタがオフ、第２の電界効果型トランジスタがオン
状態となって、上記クランプ回路の電界効果型トランジ
スタが開放となるようにしたことを特徴とする請求項１
または請求項２に記載の受信回路インタフェース。
【請求項４】前記クランプ回路入力が、前記電源電圧供
給線とは独立した第２の電源電圧供給線に接続されたこ
とを特徴とする請求項１〜請求項３のいずれかに記載の
受信回路インタフェース。
【請求項５】前記クランプ回路入力が、外部制御端子に
接続されたことを特徴とする請求項１〜請求項４のいず
れかに記載の受信回路インタフェース。