JP2021502049A - 高電圧ゲートドライバ電流源 - Google Patents

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Abstract

ＵＳＢ電力送達のための電力供給システム（１００）が、電力経路（１０６、１０８）に沿った電力の供給をレギュレートするために電力ＦＥＴ（１０４）を制御するための電流源駆動回路（１１０）を含む。電流源駆動回路（１１０）は、カスコード電流源（１２０）と、ソースフォロワ（１２４）及びフィードバック分圧器（１２６）によって形成されるカスコード保護回路（１２２）とを含む。ソースフォロワ（１２４）は、そのゲートがカスコード電流源（１２０）の上側段トランジスタと下側段トランジスタとの間のカスコードノードに接続されるトランジスタとし得る。分圧器（１２６）のディバイダノードが下側段トランジスタのゲートに接続される。

Description

本願は概して電子回路に関し、より詳細には高電圧ゲートドライバ電流源に関する。
ＵＳＢ Ｔｙｐｅ−Ｃは、電源デバイス（例えば、ラップトップコンピュータ又はノートブックコンピュータなどのモバイルコンピュータ）と電力シンクデバイス（例えば、携帯電話）との間の可逆的なプラグ方位及びケーブル方向を可能にする、ユニバーサルシリアルバス規格である。この規格では、電源デバイスが、０．５アンペアから３．０アンペアまでの電流を動的に管理し得る。ＵＳＢ Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ（ＰＤ）は、ＵＳＢ−Ｃ規格及びケーブルを用いるシングルワイヤプロトコルである。ＵＳＢ Ｔｙｐｅ−Ｃポートは、接続されたデバイス（例えば、携帯電話）に電力を搬送する電源、又は接続されたデバイス（例えば、バッテリー）から電力を転送する電流シンクのいずれかとして機能し得る。ＰＤネゴシエーションにより、デバイスは現在のバッテリー状態で最適な電力レベルを搬送することを請け負うことが可能になる。このプロトコルは、１００ワットまでの電力（即ち、５アンペアで２０ボルト）を搬送するようにＵＳＢを拡張する。
一例において、電力供給システムが、電力入力と電力出力との間の電力の供給をレギュレートするように電力ＦＥＴのゲートを制御するために、電力ＦＥＴコントローラ内に電流源駆動回路を含む。電流源駆動回路は、上側段と下側段との間にカスコードノードを有するカスコード電流源と、カスコードノードにおける電圧をサンプリングして、下側段のゲートへの電圧を適応的に変化させ、また、下側段をソースフォロワとして自動的に構成して、電力入力と電力出力との間の電流の制限を必要とする過電流状態の間、下側段を飽和にするカスコード保護回路とを含む。
別の例において、電力を供給する方法が、出力を有する電力経路を介して電力をレギュレートするために、カスコード電流源で電力ＦＥＴのゲートに電流を供給することを含む。この方法は、電力経路を介する電流が所定の電流制限閾値を超えることを検出することによって継続する。この検出に基づいて、電力ＦＥＴのゲートはプルダウンされ、即ち、電力経路を介する電流が所定の電流制限閾値を超えない場合に、動作の間ゲートが経験し得るものよりも低い電圧までプルダウンされる。この方法は、カスコード電流源の下側段にバイアスをかけて飽和で動作させることによって継続し、それによって、電力ＦＥＴのゲートへのカスコード電流源の出力インピーダンスを増加させ、カスコード電流源の電流精度を増加させる。
更に別の例において、回路が、高電圧電力経路と電圧バスノードとの間に、それらの間の電力送信をレギュレートするための電力ＦＥＴを含む。電流源が、電流ミラーの一方の側にバイアス電流を供給する。カスコード電流源が、電流ミラーの反対側に、上側段及び下側段を含む。上側段のソースはチャージポンプ電圧ノードに接続され、下側段のドレインは電力ＦＥＴゲートに接続される。フィードバックトランジスタが、カスコードの中間ノード（上側段と下側段の間）においてそのゲートを有し、チャージポンプノードにおいてそのドレインを有する。第１及び第２のフィードバック抵抗器が、上側ノード、ディバイダノード、及び下側ノードを有する分圧器として配置され、上側ノードは、フィードバックトランジスタのソースに接続され、ディバイダノードは、カスコード電流源の下側段のゲートに接続され、下側ノードは、電力ＦＥＴのドレインに接続される。
一例の電力供給システムのシステム図である。
一例の電力供給回路の回路図である。
別の例の電力供給回路の回路図である。
電力供給において電力をレギュレートする例示の方法を示すフローチャートである。
電力供給において電力をレギュレートする例示の方法を示すフローチャートである。
ＵＳＢ電力経路が、内部／外部バック・ツー・バック（ｂａｃｋ−ｔｏ−ｂａｃｋ）電力ＦＥＴと、各電力ＦＥＴのゲートを制御する（即ち、ゲートドライバとして働く）ためのコントローラとで構成され得る。例示の実施例において、高電圧準拠電流ミラーが下側電圧デバイスを含む。例えば、この電流ミラーは、ＵＳＢ ＰＤ電界効果トランジスタ（ＦＥＴ）コントローラに有効であり、これは有利にもマスク数を低減し、従ってチップコストを低減する。
カスコード保護回路要素は、電流制限回路要素に電力ＦＥＴのゲートをプルダウンさせる電力経路を介して、過電流状態の間、高電圧準拠電流ミラーにおけるカスコード電流源を｜ＶＧＳ｜違反から保護し得る。カスコード保護回路要素はさらに、カスコード電流源内のトランジスタデバイスを低電圧デバイス、即ち４０ボルトＶＤＳに定格されないデバイス、とすることを可能にし、高電圧デバイスをつくるときに余分な高電圧マスクが必要とされることにより生じる製造コストを節約する。
カスコード保護回路要素は、例えば、カスコード電流源内のカスコードノードにおける電圧をサンプリングして、カスコード電流源内のカスコードの下側段のゲートにおける電圧を適応的に変化させるように配置される、ソースフォロワ回路要素及びフィードバック分圧器回路要素で構成され得る。ソースフォロワ回路要素は、例えば、単一のフィードバックトランジスタで構成され得、そのゲートはカスコード電流源のカスコードノードに接続される一方、分圧器回路要素は、フィードバックトランジスタのソースと関連する電力ＦＥＴのドレインとの間の分圧器として配置される２つの抵抗を含み得る。分圧器のディバイダノードがカスコード電流源の下側段のゲートに接続されているとき、カスコード保護回路要素は、カスコードノードとディバイダノードとの間のフィードバックループを確立して、カスコードデバイスを保護し、電流制限動作の間それらの動作をカスコード電流源として強化し得る。この配置にすることで、超高電圧マスクの節約と製造コストの削減が可能になる。
図１は、電力ＦＥＴ１０４を制御して、高電圧電力経路ＰＰＨＶ１０６から電圧バスＶＢＵＳ１０８へ、又はその逆へ（双方向矢印１０６、１０８によって示される）の電力の供給をレギュレートするため、及びそのような経路１０６、１０８に沿った電流を制限するための、電力ＦＥＴコントローラ１０２を含む電力供給システム１００を図示するシステム図である。電圧バス１０８を有する電源１０６は、例えばＵＳＢ ＰＤプロトコルに従って、ＵＳＢ接続を介して周辺機器デバイスに電力を供給するため、又はそれらから電力をソースするために用いられ得る。
電力ＦＥＴコントローラ１０２は、チャージポンプ電圧ＶＣＰ１１２に従って機能する電流源駆動回路１１０と、電力ＦＥＴ１０４のゲートが取り付けられているゲートノード１１６への電流をレギュレートするためのバイアス電流１１４とを含む。電力ＦＥＴ１０４のための一定の最大ゲート・ソース電圧（ＶＧＳ）を実現するように、ゲートクランプ回路１１８が配置され得る。ゲート１１６への電流をレギュレートするため、電流源ドライブ１１０が、プルアップ電流（Ｉｐｕ）をゲート１１６に供給し得るカスコード電流源１２０を含み得る。カスコード電流源１２０は、例えば、より大きなカスコード電流ミラー配置の一部とし得る。
カスコード電流源１２０内のデバイスを保護し、通常動作と電流制限モード動作との両方の間の電流源ドライブ１１０が適切に機能することを確実にするため、ソースフォロワ１２４及びフィードバック分圧器１２６を含み得るカスコード保護回路１２２が、カスコード電流源１２０内のカスコードノードにおける電圧をサンプリングし得、カスコード電流源１２０内のカスコードの下側段のゲートにおける電圧を適応的に変化させ得る。
電流制限回路１２８が、電力経路電流を閾値と比較し、電力ＦＥＴ１０４を介し、それにより電力経路１０６、１０８を介する電流の制限を支援し得る。これにより、電流制限回路１２８は、比較に基づいてゲート１１６をプルダウンすることによって、例えば、カスコード電流源１２０によって供給されるプルアップ電流（Ｉｐｕ）に対向するプルダウン電流を生成することによって、過電流状態に応答し得る。
カスコード電流源１２０は、例えば、トランジスタデバイス、例えば、（ソースノードがチャージポンプ電圧ノード１１２に接続されている）上側段と、（ソースノードが上側段のドレインノードに接続されている）下側段とを有するカスコード構成で配される低電力ＦＥＴ（即ち、５ボルト未満のゲート・ソース電圧（ＶＧＳ）信頼性限界、及び３０ボルト未満のドレイン・ソース電圧（ＶＤＳ）信頼性限界を有するＦＥＴ））で構成され得る。ソースフォロワ１２４は、例えば、カスコード電流源１２０内の中間ノード（即ち、カスコードの上側段のドレインとカスコードの下側段のソースとを接続するノード）におけるゲートを備えて配置される、フィードバックトランジスタで構成され得る。フィードバック分圧器１２６は、例えば、上側ノード、ディバイダノード、及び下側ノードを有する分圧器として配置されるフィードバックトランジスタで構成され得、分圧器１２６の上側ノードは、フィードバックトランジスタのソースノードに接続され、分圧器１２６のディバイダノードは、カスコード内のトランジスタの１つのゲートノードに接続され、分圧器１２６の下側ノードは、電力ＦＥＴ１０４のドレインノードに、例えば、第２の電力ＦＥＴ（図１には図示せず）とドレイン・ツー・ドレインで配置される電力ＦＥＴ１０４を有し得る配置で共通ドレインノードに、接続される。
図２は、例えば、ＵＳＢ ＰＤ応用例に用いられ得る電力経路回路電流源トポロジー２００の回路図である。コンデンサ要素ＣＯＵＴは、例えば、ノードＶＢＵＳにおいてバスに接続される周辺機器デバイスによって提示される負荷を表し、バスはＵＳＢ電力バスとし得る。矢印２０２によって示されるように、電力経路回路２００は、ソースモードで、即ち、システム側高電圧電力経路ノードＰＰＨＶから周辺機器側バス電圧ノードＶＢＵＳへの電流フローを提供するように動作し得る。バック・ツー・バック電力ＦＥＴ ＭＮＰ０、ＭＮＰ１はポート隔離を提供する。電力ＦＥＴ ＭＮＰ０、ＭＮＰ１のドレインは、共通ドレインノードＣＭＤＲＮにおいて接続され、その電圧はＰＰＨＶとＶＢＵＳの最大である（２０８で示す）。
電力ＦＥＴ ＭＮＰ０、ＭＮＰ１は各々、チャージポンプＶＣＰからのカスコード電流源で構成される高電圧ゲート駆動回路によって駆動される。図示される回路２００において、トランジスタＭＰ２、ＭＰ３は共に、電力ＦＥＴ ＭＮＰ０のためのゲート駆動回路を形成し、一方、トランジスタＭＰ４、ＭＰ５は共に、電力ＦＥＴ ＭＮＰ１のためのゲート駆動回路を形成する。各カスコード電流源は、それぞれの電力ＦＥＴにプルアップ電流Ｉｐｕを供給する。ゲート・ソースクランプ回路２０４、２０６は各々、それぞれの電力ＦＥＴ ＭＮＰ０又はＭＮＰ１のゲートが充電された後に充電電流Ｉｐｕを取り込むことによって、それぞれの電力ＦＥＴ ＭＮＰ０、ＭＮＰ１について一定の最大ゲート・ソース電位差ＶＧＳを維持する。そのため、電力ＦＥＴ ＭＮＰ０の場合、ゲート・ソース電位差ＶＧＳは、ノードＧＡＴＥ＿ＳＥＮＳＥＦＥＴにおける電位とノードＰＰＨＶにおける電位との間の差であり、電力ＦＥＴ ＭＮＰ１の場合、ゲート・ソース電位差ＶＧＳは、ノードＧＡＴＥ＿ＰＡＳＳＦＥＴにおける電位とノードＶＢＵＳとの間の電位差である。チャージポンプ電圧ノードＶＣＰは、下記式によって示されるように、共通ドレイン電圧ＣＭＤＲＮ及び入力電源（図示せず）、例えば３．３ボルトの入力電源ＶＤＤ＿３Ｐ３、から導出される入力を有する。
ＶＣＰ＝ＣＭＤＲＮ（Ｍａｘ（ＰＰＨＶ、ＶＢＵＳ））＋ｎ×３．３Ｖ
ここで、ｎはチャージポンプの段数である。
チャージポンプ電圧ＶＣＰは、下記式によって示されるように、（ａ）充分なゲート・ソース電位差ＶＧＳを供給することによる電力ＦＥＴと、（ｂ）カスコード電流源に必要なドレイン・ソース電圧と、（ｃ）電力経路におけるすべての他の高電圧回路とのすべてに電力供給するのに充分でなければならない、
VCP=CMDRN(Max(PPHV,VBUS))+VGS(MNP0)+VDS(MP2)+VDS(MP3)
＋負荷によるチャージポンプのドロップアウト、
又は同様に、
VCP=CMDRN(Max(PPHV,VBUS)+VGS(MNP1)+VDS(MP4)+VDS(MP5)
＋負荷によるチャージポンプのドロップアウト
例えば、設計によって、ゲートクランプ（例えば、２０６）によって実現されるような電力ＦＥＴ（例えば、ＭＮＰ１）のターゲットＶＧＳが１０ボルト又はそれより高い場合、チャージポンプ電圧ＶＣＰは、負荷に適応した後、共通ドレイン電圧ＣＭＤＲＮ（即ち、ＰＰＨＶ又はＶＢＵＳの大きい方）よりも少なくとも約１０．３ボルト高い電位に維持され得る。このような例では、チャージポンプ電圧が常にＣＭＤＲＮよりも少なくとも約１０．３ボルト高くなるように、チャージポンプはｎ＝４段にする必要がある。また、ＶＣＰがこの値より１又は２ボルト上であれば許容可能である。
電力ＦＥＴ ＭＮＰ０、ＭＮＰ１は、例えば、電力放散を低減するために非常に低いドレイン・ソース オン抵抗ＲＤＳｏｎを有する低コスト垂直電力ＦＥＴであるＮｅｘＦＥＴなどの、高電圧ＭＯＳＦＥＴであり得る。ＮｅｘＦＥＴは、例えば、２０ボルトの最大ゲート・ソース電圧（ＶＧＳ）定格を有し得る。幾つかの例において、ＮｅｘＦＥＴプロセスを用いて製造されたＮｅｘＦＥＴダイと、例えばモノリシックプロセスなどの異なるプロセスを用いて製造されたコントローラダイとを共にパッケージするためにマルチチップモジュール（ＭＣＭ）が用いられるが、他の例において、別個のＮｅｘＦＥＴ構成要素及びコントローラ構成要素が、ＭＣＭ内にパッケージさることなく個別に組み立てられる。ＰＰＨＶ又はＶＢＵＳ上の最大電圧は、ＵＳＢ ＰＤ応用例の場合、２４ボルトである。
電力ＦＥＴゲート・ソース電圧ＶＧＳ（即ち、ゲートクランプ２０６によって実現されるターゲットＶＧＳ）が１０ボルトとして選択される場合、最小チャージポンプ電圧ＶＣＰは、ドライバ電流源デバイス（例えば、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５）のためのヘッドルームを可能にするために３４ボルトより大きい必要がある。幾つかの例において、チャージポンプ電圧ＶＣＰは、例えば３６ボルト又はそれ以上のレール電圧まで上昇することがある。従って、トポロジー２００に配置されるように、ドライバ電流源デバイス（例えば、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５）は、潜在的な大きなターゲットＶＧＳ値（例えば、１０〜２０ボルト）に適応するために４０ボルトＶＤＳに対して定格される必要がある。４０ボルトＶＤＳに対して定格されていないデバイスは、４０ボルト又はそれ以上の電位差が任意のこのようなデバイスのドレイン及びソースの間に置かれると、ダメージを受けるか、又は性能が低下する可能性がある。４０ボルトドレイン拡張ＰＭＯＳ（ＤＥＰＭＯＳ）デバイスは、４０ボルトＶＤＳに対して定格されたデバイスの一例を構成する。しかしながら、４０ボルトＤＥＰＭＯＳデバイスは、製造において、例えば、二重拡散ウェル（ＤＷＥＬＬ）マスク又はＰ−埋め込み層（ＰＢＬ）マスクなどの、余分な高電圧（ＨＶ）マスクを要する。
そのため、図２に示される電流源トポロジーは、例えば、ＮｅｘＦＥＴなどの、１０ボルト又はそれより大きいＶＧＳを有する電力ＦＥＴ ＭＮＰ０、ＭＮＰ１を駆動するために用いられる場合、ある制約を有する。例として、図２の電流源トポロジーは、付加的なＨＶマスク（例えば、４０ボルトＰＢＬマスク）を必要とし、ドライバ電流源デバイスＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５は、４０ボルトＶＤＳのために定格される必要がある。また、カスコードデバイスＭＰ４は、電力ＦＥＴ ＭＮＰ０、ＭＮＰ１を介する電流を制限するために電流制限動作の間、電力ＦＥＴゲートノードＧＡＴＥ＿ＰＡＳＳＦＥＴが低にプルされるとき、｜ＶＧＳ｜違反（例えば、５ボルトより大きい絶対値ゲート・ソース電圧）に遭遇する。カスコードデバイスＭＰ２は、逆電流保護の間電力ＦＥＴゲートノードＧＡＴＥ＿ＳＥＮＳＥＦＥＴが低にプルされて、ソースモードの間ＶＢＵＳがＰＰＨＶよりも大きく、そのためＭＮＰ０をオフするか感知するときに、同様の｜ＶＧＳ｜違反に遭遇する。
従って、図２に示されたゲート駆動トポロジー２００は、そのカスコード電流源に低電圧デバイスを用いることに限定された場合、５ボルト以下のゲート・ソース電圧ＶＧＳを有する内部電力ＦＥＴを駆動するためにのみ適しており、電力ＦＥＴのゲート・ソース電圧ＶＧＳが、５ボルトよりも大きいと予期されるか又は５ボルトより大きい電位を有する場合、本応用例に用いられ得ない。
図３は、ＵＳＢ ＰＤ電力経路における高電圧（ＨＶ）ＮｅｘＦＥＴゲートドライバ回路に用いられる電流源トポロジー３００を示す。トポロジー３００は、図２におけるトポロジー２００と多くの特徴を共有しているが、図の上部の、カスコードトランジスタＭＰ４、ＭＰ５，フィードバックトランジスタＭＮＦ、及びディバイダ抵抗器Ｒ１、Ｒ２で構成されるカスコードゲートドライバの設計が異なる。例示を明瞭にするために、ＧＡＴＥ＿ＰＡＳＳＦＥＴ（ＭＮＰ１）のための電流源駆動のみを示し、ＧＡＴＥ＿ＳＥＮＳＥＦＥＴのための電流源駆動は省いている。トポロジー３００内の同じカスコードゲートドライバは、ＭＮＰ０のゲートを駆動するためにも用いられ得る（図示せず）。例として、ＭＰ４、ＭＰ５は、３５ボルトの最小ドレイン・ソース降伏電圧（ＢＶＤＳＳ）定格の、３０ボルトＶＤＳ定格ＤＥＰＭＯＳデバイスとし得る。これらの定格は、ＦＥＴデバイスを製造するために用いられるプロセスの関数である。例示されたトポロジー３００は、４０ボルトＨＶマスクの必要性を回避する。
フィードバックトランジスタＭＮＦと、抵抗Ｒ１及びＲ２によって形成される分圧器とが、図１におけるカスコード保護回路１２２に対応し得るカスコード保護回路を形成する。図３に図示されるように、カスコード保護回路は、カスコードノードＶＹにおける電圧をサンプリングし、カスコードの下側段デバイスＭＰ４のゲート・ソース電圧が常に｜ＶＧＳ｜違反から保護されるように、カスコードの下側段のゲート、即ち、ディバイダノードＶＢＰ２、への電圧を適応的に変化させる。また、カスコードの下側段デバイスのドレイン、即ち、ＧＡＴＥ＿ＰＡＳＳＦＥＴと記されたノードが、例えば、ＶＢＵＳへの／ＶＢＵＳからの電力経路を介する電流の制限を必要とする過電流状態の間起こり得るように電流制限回路によって、低にプルされると、カスコード保護回路は、下側段トランジスタＭＰ４をソースフォロワとして自動的に構成し、カスコード下側段トランジスタＭＰ４を飽和にする。カスコード保護回路は、フィードバックループを閉じて、カスコードノードＶＹが、ＶＢＰ２の値にＭＰ４のＶＧＳを加えた値に整定することを確実にする。
矢印３０２によって示されるように、電力経路回路３００は、ソースモードで、即ち、システム側高電圧電力経路ノードＰＰＨＶ（図３では省略）から周辺機器側バス電圧ノードＶＢＵＳへの電流フローを提供するように動作し得る。ゲート・ソースクランプ回路３０６は、電力ＦＥＴ ＭＮＰ１のゲートが充電された後に充電電流Ｉｐｕを取り込むことによって、電力ＦＥＴ ＭＮＰ１に対する一定のゲート・ソース電位差ＶＧＳ（即ち、ターゲットＶＧＳ）を維持する。
フィードバックトランジスタＭＮＦ及びディバイダ抵抗器Ｒ１、Ｒ２は、下記のように、トポロジー３００がトポロジー２００に固有の｜ＶＧＳ｜違反の問題を決して受けないように設計され得る。フィードバックトランジスタＭＮＦは、ソースフォロワとして動作する。フィードバックトランジスタＭＮＦとフィードバック抵抗器Ｒ１及びＲ２で構成される分圧器とが、ＭＰ４及びＭＰ５が常にそれらのゲート・ソース電圧ＶＧＳ（例えば、５ボルト未満）及びドレイン・ソース電圧ＶＤＳ（例えば、３０ボルト未満）の信頼性限界内で動作するように、電力ＦＥＴゲートノードＧＡＴＥ＿ＰＡＳＳＦＥＴにおける電圧に基づいて、ノードＶＸにおける電圧、及びそのため、ノードＶＢＰ２における電圧を設定する。
回路３００は幾つかの動作モードを有し得、これらのモードには、電力が閾値電流制限未満でＰＰＨＶ‐ＶＢＵＳ電力経路にわたって供給されているときの「通常動作」モードと、電力経路にわたる閾値を超える電流引き込みが、電流制限動作３１０（例えば、電流制限増幅器）に、電力ＦＥＴ ＭＮＰ１を介する及び従ってＰＰＨＶ‐ＶＢＵＳ電力経路を介する電流を制限させるときの「電流制限動作」モードとが含まれる。トポロジー３００のカスコードゲートドライバ回路は、モード間の遷移時にデバイスＭＰ４、ＭＰ５を自動的に保護し、｜ＶＧＳ｜違反がないことを確実にすることができる。
トポロジー３００の通常動作の間、即ち、過電流状態がトリガされないように所定の閾値電流より低い電流を供給するための動作の間、電流源トランジスタＭＰ５は飽和で動作し、ＭＰ４は、電力ＦＥＴ ＭＮＰ１の完全な特定ゲート・ソース電圧ＶＧＳ又はその付近（例えば、ＧＡＴＥ＿ＰＡＳＳＦＥＴ＝ＶＢＵＳ＋１０ボルト）の電力ＦＥＴゲートノードＧＡＴＥ＿ＰＡＳＳＦＥＴにおける電圧として、その線形領域で動作する。これは、すぐ下の式によって示されるように、（ａ）チャージポンプ電圧ＶＣＰが完全にロードされ、その最小電圧が約ＶＢＵＳ＋１０．３ボルトであり、（ｂ）ＧＡＴＥ＿ＰＡＳＳＦＥＴ＝ＶＢＵＳ＋１０ボルトであり、ＭＰ４が飽和になるためのヘッドルームを残さないからである。ＭＰ５は、より大きな電流ミラー精度のために、より長いチャネル長を有するような寸法とされ得る。例えば、ＭＰ５は、最小チャネル長より少なくとも５倍長いチャネル長を有する（つまり、ＬＭＰＳ＞５×Ｌｍｉｎ）ような寸法とされ得る。下記の式において、閾値電圧ＶＴＨＰは、ＭＯＳＦＥＴのドレインとソースとの間に電圧が印加されたときに電流を流す最小ゲート・ソース電圧であり、ＶＳＤＭＰ４は、トランジスタＭＰ４のソース−ドレイン電圧であり、ＶＧＳＭＮＦは、トランジスタＭＮＦのゲート・ソース電圧であり、他方のノードの電圧は図３において示されるとおりである。
ＰＰＨＶ＝２４Ｖ、

ＧＡＴＥＰＡＳＳＦＥＴ＝ＶＢＵＳ＋１０Ｖ、
Ｒ２／（Ｒ１＋Ｒ２）＝３／４と仮定する。
飽和のためＶＳＤＭＰ４＞０．５Ｖと仮定すると、ＶＹ＝ＶＢＵＳ＋１０．５Ｖとなり、

ＶＳＤＭＰ４＞ＶＹ−ＶＢＰ２−ＶＴＨＰ


となり、
そのため、ＭＰ４は線形領域になる。
飽和閾値が０．３ボルトとされる場合でも同様に、上記不等式は満たされない。これは、上記分析におけるように、０．５ボルトが２．３７５ボルトより大きくないのと同様、０．３ボルトが２．３７５ボルトより大きくないためである。
チャージポンプ電圧ＶＣＰのいかなる増加も、３５ボルトより大きい、基板へのドレイン／ソーススタンドオフ電圧、及び衝撃デバイス信頼性を増大させ得るため、エリア及びプロセス信頼性仕様によって制限される。最大バス電圧ＶＢＵＳが２４ボルトであり、ゲートクランプ３０６によって実現されるターゲット電力ＦＥＴ ＶＧＳが１０ボルトである場合、ＣＭＤＲＮは２４ボルトであり、ＧＡＴＥ＿ＰＡＳＳＥＴは３４ボルトであり、ＶＢＰ２は３０．７５ボルトであり、ＶＸは３３ボルトであり、カスコードノードＶＹは３４ボルトであり、ＭＰ５はその飽和領域で動作しており、ＭＰ４はその線形領域で動作している。
電流制限動作の間、電力ＦＥＴのゲート、即ち、図３に図示された例におけるＭＮＰ１は、電力ＦＥＴ ＭＮＰ１を介する電流を制限するために、電流制限回路３１０によって低く（例えば、０．５ボルト〜１．５ボルトなど、例えば、１ボルト近くまで）プルされる。その結果、このようなドレインノードは、電力ＦＥＴのゲート、即ち図３に図示された例におけるＧＡＴＥ＿ＰＡＳＳＦＥＴ、と同じノードであるので、下側段デバイスＭＰ４のドレインも低にプルされる。そのため、上側段デバイスＭＰ５のソースと下側段デバイスＭＰ４のドレインとの間には大きな電圧差があり、ＭＰ４のための大きなＶＤＳとなり、ＭＰ４が飽和に入ることができるようにする。回路３００の配置のおかげで、ＭＰ４のドレイン・ソース電圧ＶＤＳが増加すると、カスコード保護回路は、飽和にＭＰ４及びＭＰ５を自動的にバイアスし、電流制限の間、より高い電流精度を提供し、電力ＦＥＴ ＭＮＰ１のゲート及び電流制限回路３１０に一層高い出力インピーダンスを提示する。ＭＰ４は、ソースフォロワとして動作し、カスコードノードＶＹにおける電圧を、ディバイダノードＶＢＰ２より上の１つの下側段ＶＧＳとして定義する。
電流制限回路３１０は、電力ＦＥＴ ＭＮＰ１のドレイン・ソース電圧ＶＤＳを感知し、電力ＦＥＴを介する電流が所定の電流閾値Ｉｒｅｆを超えるとき、電力ＦＥＴ ＭＮＰ１を介する電流を制限するようにＧＡＴＥ＿ＰＡＳＳＥＴを絞る。一例として、電流制限回路３１０は、ＰＰＨＶ−ＶＢＵＳ電力経路を介する電流をサンプルし得、この電流経路電流サンプル値は、図３にＩｐｏｗｅｒ＿ｓａｍｐとして示され、このサンプリングされた電力経路電流値を閾値電流値Ｉｒｅｆと比較し、その正確な値は、プログラム可能又は選択可能であり得る。Ｉｐｏｗｅｒ＿ｓａｍｐがＩｒｅｆ閾値を超えると、電流制限回路３１０は、ＧＡＴＥ＿ＰＡＳＳＦＥＴの電圧をプルダウンし始める。
この電流制限動作の間、カスコードゲートドライバは、より高いインピーダンスを電力ＦＥＴ ＭＮＰ１及び電流制限回路３１０のゲートに自動的に提示し、それによって電流制限回路３１０の小信号安定性を改善する。最大バス電圧ＶＢＵＳが２４ボルトである場合、ＣＭＤＲＮは２４ボルトであり、ＧＡＴＥ＿ＰＡＳＳＥＴは１ボルトであり、カスコードノードＶＹは２７ボルトであり、ＶＸは約２６ボルトであり、ＶＣＰは３４．４ボルトであり、ＭＰ４及びＭＰ５はいずれも飽和領域で動作している。このような例においてフィードバックトランジスタＭＮＦのＶＧＳは約１ボルトである（即ち、ＶＸはカスコードノードＶＹより約１ボルト小さい）。このＭＰ４が電流制限動作の間飽和領域で動作することは、下記のように実証される。


従って、ＭＰ４は飽和している。
フィードバック抵抗器Ｒ１及びＲ２は、例えば、Ｐｏｌｙ ＶＳＲ抵抗器であり得、カスコードデバイスＭＰ４、ＭＰ５がそれらの信頼性限界内（例えば、５ボルト未満）にそれらの｜ＶＧＳ｜を有するように選択され得る。「Ｐｏｌｙ ＶＳＲ」抵抗器は、非常に高いシート抵抗（ＶＳＲ）を有するポリシリコン抵抗器である。Ｐｏｌｙ ＶＳＲは、他のタイプの抵抗器よりも高い温度変動を有し得る低面積抵抗器である。しかしながら、抵抗は、回路３００において比で用いられるので、温度の関数とした抵抗におけるこのような絶対変動は、回路動作に実質的な効果を及ぼさない。Ｒ１及びＲ２は、ＶＢＵＳが０ボルトの場合でもＭＰ４に対する｜ＶＧＳ｜違反を回避するために、フィードバック比Ｒ２／（Ｒ１＋Ｒ２）が充分に大きくなるように選択され得る。例えば、フィードバック比は５／９より大きくし得、例えば、３／４であり得る。一例として、Ｒ１は２．２５メガオームになるように選択され得、Ｒ２は、６．７７メガオームになるように選択され得る。下記の分析は、３／４などの充分に大きなフィードバック比を選ぶ根拠となる論理を示している。下記の分析から分かるように、小さすぎるフィードバック比（１／２など）を選ぶと、ＭＰ４に対する｜ＶＧＳ｜違反となる可能性がある。
｜ＶＧＳＭＰ４｜＜５ＶとなるようにＲ１とＲ２を選ぶ
ケース１、Ｒ２／（Ｒ１＋Ｒ２）＝１／２’の場合、

ケース２、Ｒ２／（Ｒ１＋Ｒ２）＝３／４’の場合、
電力ＦＥＴ ＭＮＰ０、ＭＮＰ１が高電力ＦＥＴ製造プロセス（例えば、ＮｅｘＦＥＴプロセス）を用いて１つのＩＣ上に製造され、示されている様々な他のＦＥＴ構成要素がより低電力の製造プロセスを用いて別個のコントローラＩＣ上に製造されるとき、図３の回路３００が用いられ得る。例えば、図３の回路３００は、より高いゲート・ソース電圧ＶＧＳ（即ち、ＶＧＳ≧１０Ｖ）でＮｅｘＦＥＴを駆動するために信頼性のあるゲート駆動回路を提供し、余分な高電圧プロセスマスク（例えば、ＤＷＥＬＬ又はＰＢＬマスク）を節約し、それによってＵＳＢ ＰＤ ＩＣのコストを減少させながら、図２の回路の信頼性制約を克服する。フィードバックトランジスタＭＮＦ及び抵抗器Ｒ１及びＲ２は、ＭＰ２、ＭＰ３、ＭＰ４、及びＭＰ５が常にＶＧＳ（例えば、５ボルト未満）及びＶＤＳ（例えば、３０ボルト未満）のプロセス信頼性限界で動作するように、電力ＦＥＴ（ＧＡＴＥ＿ＳＥＮＳＥＦＥＴ、ＧＡＴＥ＿ＰＡＳＳＦＥＴ）のゲートにおける電圧に基づいて、ＶＸを自動的に設定し、そのためＶＢＰ２をカスコードバイアスする。ＭＰ４のゲート・ソース電圧ＶＧＳは、通常動作の間、保護され、Ｉｐｕは、電流制限動作の間、非常に良好な電流源として挙動する。図３の回路３００は、３０ボルトＶＤＳ定格ＭＯＳＦＥＴを用いた４０ボルト電力ＦＥＴコントローラＩＣ設計を実現し、４０ボルトプロセスを用いてつくられる場合よりも製造コストを低く抑える。
図４は、電力供給において電力を供給する（又はレギュレートする）例示的な方法４００を図示するフローチャートである。方法４００において、出力を有する電力経路を介して電力をレギュレートするために、電力ＦＥＴのゲートに電流が供給され得る（４０２）。この電流は、例えば、カスコード電流源によって供給され得る。この方法は、電力経路を介する電流が所定の電流制限閾値を超えることを検出すること（４０４）で継続する。検出（４０４）に基づいて、電力ＦＥＴのゲートは、例えば、電力経路を介する電流をサンプリングして閾値と比較するように配置される電流制限回路によって、プルダウンされ得る（４０６）。方法４００は、電力ＦＥＴのゲートがプルダウンされたことを検出すること（４０８）で継続し、カスコード電流源の下側段は飽和で動作するようにバイアスされ（４１０）、それによって、電力ＦＥＴのゲートに対するカスコード電流源の出力インピーダンスを増加させ（４１２）、カスコード電流源の電流精度を増加させる（４１４）。
バイアスは、例えば、カスコード電流源に接続されるフィードバックトランジスタ及びフィードバック分圧器などを含み得るカスコード保護回路によって行うことができる。電力ＦＥＴのゲートの電圧の低減（４０６）は、電力経路を介する電流のサンプリングされた値が閾値電流を超えることに基づき得る。
カスコード電流源の上側段及び下側段は、３５ボルトの最小ＢＶＤＳＳ定格の３０ボルトＶＤＳ定格ＤＥＰＭＯＳデバイスとし得る。幾つかの例において、これらは、４０ボルトＶＤＳ又はそれ以上には定格されていない。電力ＦＥＴのゲートの電圧電位は、電力経路の出力の電圧電位よりも少なくとも１０ボルト高くし得る。チャージポンプは、電力ＦＥＴのドレインの電圧電位より高いカスコード電流源に電圧を供給し得る。チャージポンプの最小出力は、電力経路出力の電圧電位よりも少なくとも１０．３ボルト多くし得る。
電流制限動作の間、電力ＦＥＴのゲートの電圧電位は、例えば０．５〜１．５ボルトなど、約１ボルトまでプルダウンされ得る（４０６）。電力ＦＥＴのゲートがプルダウンされたことを検出すること（４０８）は、カスコード電流源の下側段のソースとゲートとの間の信号をフィードバックすることによって、カスコード電流源の下側段のＶＤＳの増大を感知することを含み得る。このようなフィードバック信号は、フィードバックトランジスタ、及び、フィードバックトランジスタに接続される上側抵抗Ｒ１と、電力ＦＥＴのドレインに接続される下側抵抗Ｒ２とを有し得るフィードバック分圧器の上側抵抗を介して設定され得、これらの抵抗は、Ｒ２／（Ｒ１＋Ｒ２）のフィードバック比が、５／９より大きく、例えば約３／４であるように選択され得る。分圧器抵抗を参照して用いられるように、「下側」という用語は、位相幾何学的位置を示すものであり、相対的抵抗値を示すものではない。
図５は、電力供給において電力を供給する（又はレギュレートする）例示的な方法５００を示すフローチャートである。方法５００では、出力を有する電力経路を介して電力をレギュレートするために、電力ＦＥＴのゲートに電流が供給される（５０２）。この電流は、例えば、カスコード電流源によって供給され得る。所定の電流制限閾値より小さい、電力経路を介する電流を供給するための通常動作の間、カスコード電流源の上側段トランジスタは飽和で動作し（５０４）、カスコード電流源の下側段トランジスタは、その線形領域で動作する（５０４）。
電力経路を介する電流を所定の電流制限閾値に制限するための電流制限動作の間、電力ＦＥＴのゲートは、例えば、電力経路を介する電流をサンプリングし閾値と比較するように配置される電流制限回路によって、低にプルされ得（５０６）、上側段及び下側段トランジスタは飽和で動作するようにバイアスされ（５０８）、それによって、電力ＦＥＴのゲートと及び電流制限回路との両方に対してより高い出力インピーダンスを提示し（５１０）、電流制限回路の小信号安定性を改善する（５１２）。このバイアスは、例えば、カスコード電流源に接続されるフィードバックトランジスタ及びフィードバック分圧器を含み得るカスコード保護回路などによって行われ得る。電流制限動作の間の電力ＦＥＴのゲートの電圧の低減（５０６）は、電力経路を介する電流のサンプリングされた値が閾値電流を超えることに基づき得る。
方法５００では、カスコード電流源の上側段及び下側段トランジスタは、３５ボルトの最小ＢＶＤＳＳ定格の３０ボルトＶＤＳ定格ＤＥＰＭＯＳデバイスとし得るが、幾つかの例において、４０ボルトＶＤＳ又はそれ以上には定格されない。電力ＦＥＴのゲートの電圧電位は、電力経路の出力の電圧電位よりも少なくとも１０ボルト高くし得る。チャージポンプは、電力ＦＥＴのドレインの電圧電位よりも高いカスコード電流源に電圧を供給し得る。チャージポンプの最小出力は、電力経路出力の電圧電位よりも少なくとも１０．３ボルト多くし得る。
方法５００では、通常動作の間、電力ＦＥＴのゲートの電圧電位は３４ボルト又はそれ以上とし得る。チャージポンプの電圧電位は３４．３ボルト又はそれ以上とし得る。共通ドレインの電圧電位は約２４ボルトとし得、上側段トランジスタのドレインと下側段トランジスタのソースに接続されたカスコード電流源の中間ノードの電圧電位は約３４ボルトとし得る。電流制限動作の間、電力ＦＥＴのゲートの電圧電位は約１ボルト、例えば、０．５〜１．５ボルトとし得、チャージポンプの電圧電位は約３４．３ボルトとし得、共通ドレインの電圧電位は約２４ボルトとし得、上側段トランジスタのドレイン及び下側段トランジスタのソースに接続されたカスコード電流源の中間ノードの電圧電位は約２７ボルトとし得る。
方法５００では、カスコード電流源の下側段トランジスタのＶＤＳは、飽和で動作するように上側段及び下側段トランジスタをバイアスするために、電流制限動作の間、増大する可能性がある。フィードバック分圧器は、フィードバックトランジスタに接続された上側抵抗Ｒ１と、電力ＦＥＴのドレインに接続された下側抵抗Ｒ２とを有し得、これらの抵抗は、Ｒ２／（Ｒ１＋Ｒ２）のフィードバック比が５／９より大きく、例えば約３／４であるように選択され得る。分圧器抵抗を参照して用いられるように、「下側」という用語は、位相幾何学的位置を示すものであり、相対的な抵抗値を示すものではない。
本記載において、「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
添付の特許請求の範囲を含む本願の範囲内で、記載された例示の実施例における変形が可能であり、他の実施例も可能である。

Claims (20)

  1. 電力供給システムであって、
    電力入力と電力出力との間に配置される電力ＦＥＴ、及び
    電流源駆動回路、
    を含み、
    前記電流源駆動回路が、
    前記電力入力と前記電力出力との間で電力の供給をレギュレートするために前記電力ＦＥＴのゲートにプルアップ電流を提供するためのカスコード電流源であって、上側段と下側段との間にカスコードノードを有する、前記カスコード電流源と、
    前記カスコードノードにおける電圧をサンプリングして前記電圧を前記下側段のゲートまで適応的に変化させ、前記下側段をソースフォロワとして自動的に構成して、前記電力入力と前記電力出力との間の電流の制限を必要とする過電流状態の間、前記下側段を飽和にするための、カスコード保護回路と、
    を含む、
    電力供給システム。
  2. 請求項１に記載の電力供給システムであって、前記カスコード保護回路が、ソースフォロワ回路要素及びフィードバック分圧器回路要素を含む、電力供給システム。
  3. 請求項１に記載の電力供給システムであって、前記電力ＦＥＴが、前記カスコード電流源及び前記カスコード保護回路とは異なるＩＣ上のＮｅｘＦＥＴである、電力供給システム。
  4. 請求項１に記載の電力供給システムであって、前記カスコード電流源及びカスコード保護回路が、約３０ボルトより大きいドレイン・ソース電圧に定格されるトランジスタを含まない、電力供給システム。
  5. 請求項１に記載の電力供給システムであって、前記電力出力に対する電流を閾値と比較し、前記比較に基づいて、前記電力ＦＥＴの前記ゲートの前記電圧をプルすることによって前記過電流状態に応答するための電流制限回路を更に含む、電力供給システム。
  6. 請求項１に記載の電力供給システムであって、
    前記上側段のドレインノードが、前記カスコードノードにおいて前記下側段のソースノードに接続され、
    前記カスコード保護回路がフィードバックトランジスタを含み、前記フィードバックトランジスタのゲートノードが前記カスコードノードに接続されている、
    電力供給システム。
  7. 請求項６に記載の電力供給システムであって、前記カスコード保護回路が、上側ノードと、ディバイダノードと、下側ノードとを有する分圧器として配置されるフィードバック抵抗を含み、
    前記分圧器の前記上側ノードが、前記フィードバックトランジスタのソースノードに接続され、
    前記分圧器の前記ディバイダノードが、前記下側段のゲートノードに接続され、
    前記分圧器の前記下側ノードが、前記電力ＦＥＴのドレインノードに接続される、
    電力供給システム。
  8. 請求項７に記載の電力供給システムであって、
    前記電力ＦＥＴ及び第２の電力ＦＥＴが、共通ドレインノードにおいてバック・ツー・バックに接続され、
    前記電流源駆動回路が更に、
    第２の電力ＦＥＴのゲートに電流を提供するための第２のカスコード電流源であって、第２の上側段と第２の下側段との間に第２のカスコードノードを有する、前記第２のカスコード電流源と、
    前記第２のカスコードノードにおける電圧をサンプリングして、前記電圧を前記第２の下側段のゲートに適応的に変化させ、前記第２の下側段をソースフォロワとして自動的に構成して、別の過電流状態の間、前記第２の下側段を飽和にするための第２のカスコード保護回路と、
    を含む、電力供給システム。
  9. 電力を供給する方法であって、
    出力を有する電力経路を介して出力信号をレギュレートするため、電力ＦＥＴのゲートにカスコード電流源で電流を供給すること、
    前記電力経路を介する電流が所定の電流制限閾値を超えることを検出し、その検出に基づいて、
    前記電力ＦＥＴのゲートをプルダウンし、
    前記電力ＦＥＴの前記ゲートがプルダウンされたことを検出し、
    前記カスコード電流源の下側段をバイアスして飽和で動作させ、それによって、前記電力ＦＥＴの前記ゲートに対する前記カスコード電流源の出力インピーダンスを増加させ、前記カスコード電流源の電流精度を増加させること、
    を含む、方法。
  10. 請求項９に記載の方法であって、前記カスコード電流源の前記下側段と上側段とが、３５ボルトより小さい最小ドレイン・ソース降伏電圧（ＢＶＤＳＳ）定格の３０ボルトより小さいドレイン・ソース電圧（ＶＤＳ）に定格されるドレイン拡張ＰＭＯＳ（ＤＥＰＭＯＳ）デバイスである、方法。
  11. 請求項９に記載の方法であって、前記電力ＦＥＴの前記ゲートの電圧電位が、前記電力経路の前記出力の電圧電位よりも少なくとも１０ボルト高い、方法。
  12. 請求項９に記載の方法であって、
    チャージポンプが、前記電力ＦＥＴのドレインの電圧電位より高い電圧を前記カスコード電流源に供給し、
    チャージポンプの最小出力が、前記電力経路の前記出力の電圧電位よりも少なくとも１０．３ボルト大きい、
    方法。
  13. 請求項１２に記載の方法であって、通常動作の間、前記電力ＦＥＴの前記ゲートの電圧電位が３４ボルト又はそれ以上であり、前記チャージポンプの前記電圧電位が３４．３ボルト又はそれ以上である、方法。
  14. 請求項１２に記載の方法であって、前記電力経路を介する電流が前記所定の電流制限閾値を超えることを検出することに基づいて、前記電力ＦＥＴの前記ゲートが、０．５ボルト〜１．５ボルトまでプルダウンされる、方法。
  15. 請求項９に記載の方法であって、前記電力ＦＥＴの前記ゲートがプルダウンされたことを検出することが、前記カスコード電流源の前記下側段のソースとゲートとの間の信号をフィードバックすることによって、前記カスコード電流源の前記下側段のドレイン・ソース電圧の増大を感知することを含む、方法。
  16. 請求項１５に記載の方法であって、
    フィードバックされた信号が、フィードバックトランジスタと、前記フィードバックトランジスタに接続される上側抵抗及び前記電力ＦＥＴのドレインに接続される下側抵抗を含むフィードバック分圧器の前記上側抵抗とを介して供給され、
    前記抵抗が、前記上側及び下側抵抗の和に対する前記下側抵抗のフィードバック比が５／９よりも大きくなるように選択される、
    方法。
  17. 回路であって、
    高電圧電力経路と電圧バスノードとの間の電力送信をレギュレートするための電力ＦＥＴであって、ゲート及びドレインを有する前記電力ＦＥＴ、
    チャージポンプ電圧ノード、
    電流ミラーの一方の側にバイアス電流を提供する電流源、
    前記電流ミラーの他方の側の、上側段及び下側段を含むカスコード電流源であって、前記電流源が前記上側段と前記下側段との間に中間ノードを有し、前記上側段のソースが前記チャージポンプ電圧ノードに接続され、前記下側段のドレインが前記電力ＦＥＴゲートに接続される、前記カスコード電流源、
    前記中間ノードにおいてそのゲートを有し、チャージポンプノードにおいてそのドレインを有するフィードバックトランジスタ、及び
    上側ノードと、ディバイダノードと、下側ノードとを有する分圧器として配置される第１及び第２のフィードバック抵抗器であって、前記上側ノードが、前記フィードバックトランジスタのソースに接続され、前記ディバイダノードが、前記カスコード電流源の前記下側段のゲートに接続され、前記下側ノードが、前記電力ＦＥＴのドレインに接続される、前記第１及び第２のフィードバック抵抗器、
    を含む、回路。
  18. 請求項１７に記載の回路であって、前記カスコード電流源の前記２つのトランジスタがカスコード構成で配置される２つの電界効果トランジスタ（ＦＥＴ）であり、前記ＦＥＴが５ボルト又はそれより小さいゲート・ソース電圧（ＶＧＳ）信頼性限界を有し、３０ボルト又はそれより小さいドレイン・ソース電圧（ＶＤＳ）信頼性限界を有する、回路。
  19. 請求項１８に記載の回路であって、前記第１及び第２のフィードバック抵抗器の抵抗の合計に対する前記第２のフィードバック抵抗器の抵抗の比が５／９よりも大きい、回路。
  20. 請求項１９に記載の回路であって、前記電力ＦＥＴのドレインにおける電圧よりも少なくとも１０ボルト高い前記チャージポンプ電圧ノードにおける電圧電位を提供するための４段チャージポンプを更に含む、回路。
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