CN105005351B - 一种共源共栅全集成低漏失线性稳压器电路 - Google Patents

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Abstract

本发明公开了一种共源共栅全集成低漏失线性稳压器电路，通过引入共源共栅电流源取代CAFVF‑LDO电路中传统的单晶体管电流源，增大了重载条件下CAFVF‑LDO电路的环路增益；同时结合CCS的结构特点，引入了共源共栅补偿技术，相比此前的CAFVF‑LDO，本发明电路借助很小的片内补偿电容，不仅实现在更低的负载电流条件下稳定工作，而且共源共栅补偿电容还拓宽了重载条件下LDO电路的单位增益频率，进一步改善了电路的负载瞬态响应性能。本发明作为一种共源共栅全集成低漏失线性稳压器电路可广泛应用于集成电路领域。

Description

一种共源共栅全集成低漏失线性稳压器电路
技术领域
本发明涉及集成电路领域，尤其是一种共源共栅全集成低漏失线性稳压器电路。
背景技术
低漏失(Low-dropout,LDO)线性稳压器是一种适用于片上系统(System-on-a-chip,SoC)应用的低成本电源管理解决方案。图1所示是传统的LDO稳压器的结构示意图，它由一个运放驱动一个功率管加上反馈电阻网络构成。为了实现稳定，输出端往往需要接一个具有合适等效串联电阻(Resr)的负载电容。相比传统的LDO稳压器，近来基于倒向电压跟随器结构(Flipped Voltage Follower,FVF)的单晶体管控制(Single TransistorControl,STC)LDO稳压器电路因为具有结构简单以及优异的瞬态响应特性等优点，从而得到了人们越来越多的关注，其电路结构如图2所示。此外，单晶体管控制LDO稳压器(以下简称，STC-LDO)的稳定性可以不依赖输出电容，主极点可以设在输出端也可以设在功率管栅极。因此，许多基于STC-LDO电路原理的无需片外电容的全集成LDO稳压器已被广泛报导和实现。然而，STC-LDO稳压器有两大缺点：其一，由于电路结构简单，导致环路增益低(可能小于40dB)，从而使得负载调整率较差；其二，如图2所示，STC-LDO稳压器有最小负载限制，当负载较低时，功率管MP栅极电压需要变大来降低过驱动电压从而降低输出电流，而此时控制晶体管MC很可能进入线性区，从而使得稳压器的输出电压精度下降。为了解决STC-LDO稳压器存在的问题，一个NMOS晶体管被加进STC-LDO稳压器电路，构成了所谓的共源共栅倒向电压跟随器(Cascoded Flipped Voltage Follower,CAFVF)结构的LDO稳压器(以下简称CAFVF-LDO)，其电路结构如图3所示。相比图2的STC-LDO，CAFVF-LDO稳压器由于插入的NMOS管M2作为共栅放大级，提供了额外的环路增益，从而改善了电路的负载调整率。此外，图3中控制晶体管M1的漏极电压VA也被限定为VBIAS-VGS,M2，而VGS,M2则由M2的晶体管尺寸和电流源I'BIAS2共同决定，因此STC-LDO面临的最小电流负载限制问题在这里得到了极大地缓解。
图4所示是传统的共源共栅电流源(Cascode Current Source,以下简称CCS)结构。CCS被证明可以通过增大共源级晶体管的输出阻抗从而可以有效地增大运放电路的环路增益。与通过增加额外的共源级来获得增益增加的方法相比，CCS不会引入额外的高阻节点，也即不会引入额外的低频极点。如图4所示，从P点看进去的电阻为CCS作为负载时的输出电阻，定义为RS,RS可以表示为：
RS＝[1+(gm3+gmb3)ro3]ro2+ro3 (1)
其中gm3,gmb3,ro3分别为M3的跨导,体效应跨导和沟道长度调制电阻，ro2为M2的沟道长度调制电阻。式(1)是基于M2和M3均工作在饱和区的前提下推出的结果，如果进一步忽略体效应影响，并且考虑到gm3ro3＞＞1,gm3ro2＞＞1，式(1)可以进一步简化为：
RS＝gm3ro3ro2 (2)
从式(2)可以看到，当作为共源级晶体管输出负载使用时，CCS的输出阻抗是传统的单晶体管电流源输出阻抗(ro2)的M3的开环增益大小(gm3ro3)倍。因而，CCS确实具有增大环路增益的功能。正如上面我们已经提到，上述结果都是在M2和M3工作于饱和区的前提下得到的，实际情况下，M3会因为P点的电位足够低而进入三极管区甚至是深三极管区，此时，gm3和ro3均变得很小，从而可以忽略不计，从而式(1)可以改写为：
RS≈ro2 (3)
从式(3)可以看到，此时CCS作负载的输出阻抗跟单晶体管电流源相同，没有增益增加的效果。
发明内容
为了解决上述技术问题，本发明的目的是：提供一种可实现在较低的电流负载情况下工作、改善负载调整特性的低漏失线性稳压器电路。
本发明所采用的技术方案是：一种共源共栅全集成低漏失线性稳压器电路，包括有输出电压控制PMOS、共栅增益级NMOS、共源共栅PMOS、第一偏置电流源、第二偏置电流源、第一偏置电压源、第二偏置电压源、控制电压源以及稳压器输出PMOS功率管的核心电路；所述稳压器输出PMOS功率管的源极和第二偏置电流源的正端均用于连接电源输入端，所述共源共栅PMOS的源极与第二偏置电流源的负端连接，所述共源共栅PMOS的栅极与第二偏置电压源的正端连接，所述共源共栅PMOS的漏极分别与共栅增益级NMOS的漏极、稳压器输出PMOS功率管的栅极连接，所述共栅增益级NMOS的栅极与第一偏置电压源的正端连接，所述稳压器输出PMOS功率管的漏极与输出电压控制PMOS的源极连接，所述共栅增益级NMOS的源极与输出电压控制PMOS的漏极连接，所述输出电压控制PMOS的漏极与第一偏置电流源的正端连接，所述输出电压控制PMOS的栅极与控制电压源的正端连接，所述稳压器输出PMOS功率管的漏极为稳压器电路输出端，所述第一偏置电流源、第一偏置电压源、第二偏置电压源和控制电压源的负端均接地。
进一步，所述核心电路还包括有共源共栅补偿电容，所述共源共栅PMOS的源极和稳压器输出PMOS功率管的漏极通过共源共栅补偿电容连接。
进一步，所述核心电路中包括有第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管和第三PMOS管，所述第二PMOS管的源极和第一PMOS管的源极均用于连接电源输入端，所述第二PMOS管的栅极和第一PMOS管的栅极连接，所述第二PMOS管的漏极与栅极连接并作为第一偏置电压源的正端，所述第一PMOS管的漏极作为第二偏置电流源的负端，所述第二PMOS管的漏极还连接有第三PMOS管的源极，所述第三PMOS管的漏极与栅极连接并作为第二偏置电压源的正端，所述第三PMOS管的漏极还连接有第二NMOS管的漏极，所述第一NMOS管的漏极作为第一偏置电流源的正端，所述第二NMOS管的源极和第一NMOS管的源极均接地，所述第二NMOS管的栅极和第一NMOS管的栅极均用于连接外部偏置电流源电路。
进一步，所述核心电路中还包括有第三NMOS管和第四PMOS管，所述第三NMOS管的栅极用于连接外部偏置电流源电路，所述第三NMOS管的源极接地，所述第三NMOS管的漏极与第四PMOS管的漏极连接，所述第四PMOS管的漏极和栅极连接并作为控制电压源的正端，所述第四PMOS管的源极用于连接外部基准电压缓冲级电路。
进一步，还包括有外部偏置电流源电路和外部基准电压缓冲级电路；所述核心电路分别与外部偏置电流源电路和外部基准电压缓冲级电路连接。
进一步，所述外部基准电压缓冲级电路为单位增益连接的二级运放结构。
本发明的有益效果是：本发明通过引入CCS取代CAFVF-LDO电路中传统的单晶体管电流源，增大了重载条件下CAFVF-LDO电路的环路增益；同时结合CCS的结构特点，引入了共源共栅补偿技术，相比此前的CAFVF-LDO，本发明电路借助很小的片内补偿电容，不仅实现在更低的负载电流条件下稳定工作，而且共源共栅补偿电容还拓宽了重载条件下LDO电路的单位增益频率，进一步改善了电路的负载瞬态响应性能。
附图说明
图1为传统LDO稳压器电路结构示意图；
图2为STC-LDO稳压器电路结构示意图；
图3为CAFVF-LDO稳压器电路结构示意图；
图4为CCS电路结构示意图；
图5为本发明实施例的CAFVF-Improved-LDO稳压器结构示意图；
图6为本发明实施例的CAFVF-Improved-LDO稳压器具体的晶体管级电路原理图；
图7为对CAFVF-LDO和CAFVF-Improved-LDO负载调整率仿真结果对比图；
图8为对CAFVF-LDO和CAFVF-Improved-LDO开环增益交流仿真结果对比图a；
图9为对CAFVF-LDO和CAFVF-Improved-LDO开环增益交流仿真结果对比图b1；
图10为对CAFVF-LDO和CAFVF-Improved-LDO开环增益交流仿真结果对比图b2；
图11为对CAFVF-LDO和CAFVF-Improved-LDO做负载瞬态仿真结果对比图a；
图12为对CAFVF-LDO和CAFVF-Improved-LDO做负载瞬态仿真结果对比图b；
图13为对CAFVF-LDO和CAFVF-Improved-LDO做负载瞬态仿真结果对比图c。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明：
参照图5，一种共源共栅全集成低漏失线性稳压器电路，包括有输出电压控制PMOSM14、共栅增益级NMOS M15、共源共栅PMOS M16、第一偏置电流源IBIAS1、第二偏置电流源IBIAS2、第一偏置电压源VBIAS1、第二偏置电压源VBIAS2、控制电压源VCTRL以及稳压器输出PMOS功率管MP的核心电路；所述稳压器输出PMOS功率管MP的源极和第二偏置电流源IBIAS2的正端均用于连接电源输入端，所述共源共栅PMOS M16的源极与第二偏置电流源IBIAS2的负端连接，所述共源共栅PMOS M16的栅极与第二偏置电压源VBIAS2的正端连接，所述共源共栅PMOS M16的漏极分别与共栅增益级NMOS M15的漏极、稳压器输出PMOS功率管MP的栅极连接，所述共栅增益级NMOS M15的栅极与第一偏置电压源VBIAS1的正端连接，所述稳压器输出PMOS功率管MP的漏极与输出电压控制PMOS M14的源极连接，所述共栅增益级NMOS M15的源极与输出电压控制PMOS M14的漏极连接，所述输出电压控制PMOS M14的漏极与第一偏置电流源IBIAS1的正端连接，所述输出电压控制PMOS M14的栅极与控制电压源VCTRL的正端连接，所述稳压器输出PMOS功率管MP的漏极为稳压器电路输出端，所述第一偏置电流源IBIAS1、第一偏置电压源VBIAS1、第二偏置电压源VBIAS2和控制电压源VCTRL的负端均接地。
本发明电路中通过共源共栅PMOS M16和第二偏置电流源IBIAS2组成的共源共栅电流源(CCS)，取代了传统CAFVF-LDO电路中的单晶体管电流源。参照图5，其中的共源共栅晶体管M16工作在饱和区时(对应的是输出重载条件，稳压器输出PMOS功率管MP栅极节点V2很低)，CCS作负载具有增大相应节点输出阻抗的功效，从而很好地弥补了LDO电路普遍存在的功率管重载下输出阻抗急剧下降从而导致环路增益下降的问题；而在轻载条件下，虽然CCS作负载的输出阻抗增加效果不复存在，但是此时由于稳压器输出PMOS功率管MP的输出阻抗较大，从而整体环路增益仍然可以维持在较高的水平。因此本发明中CCS具有切实改善重载下CAFVF-LDO稳压器环路增益的效果。
参照图5，进一步作为优选的实施方式，还包括有共源共栅补偿电容Ca，所述共源共栅PMOS M16的源极和稳压器输出PMOS功率管MP的漏极通过共源共栅补偿电容Ca连接。
结合CCS的结构特点，本发明电路还引入了共源共栅补偿技术，相比此前的CAFVF-LDO，本发明电路(以下简称CAFVF-Improved-LDO)引入的补偿电容引入了一对左半平面的零点，分别为低频和高频零点，其中的低频零点，很好地补偿了单位增益频率(Unity-Gain-Frequency,UGF)以内的非主极点，从而使得本发明电路可以在更小的电流负载条件下稳定工作，也拓宽了重载条件下LDO电路的单位增益频率，从而进一步改善了电路的负载瞬态响应性能。
参照图6，进一步作为优选的实施方式，所述核心电路中包括有第一NMOS管M13、第二NMOS管MB2、第一PMOS管M17、第二PMOS管MB3和第三PMOS管MB4，所述第二PMOS管MB3的源极和第一PMOS管M17的源极均用于连接电源输入端，所述第二PMOS管MB3的栅极和第一PMOS管M17的栅极连接，所述第二PMOS管MB3的漏极与栅极连接并作为第一偏置电压源VBIAS1的正端，所述第一PMOS管M17的漏极作为第二偏置电流源IBIAS2的负端，所述第二PMOS管MB3的漏极还连接有第三PMOS管MB4的源极，所述第三PMOS管MB4的漏极与栅极连接并作为第二偏置电压源VBIAS2的正端，所述第三PMOS管MB4的漏极还连接有第二NMOS管MB2的漏极，所述第一NMOS管M13的漏极作为第一偏置电流源IBIAS1的正端，所述第二NMOS管MB2的源极和第一NMOS管M13的源极均接地，所述第二NMOS管MB2的栅极和第一NMOS管M13的栅极均用于连接外部偏置电流源电路。
参照图6，进一步作为优选的实施方式，所述核心电路中还包括有第三NMOS管M11和第四PMOS管M12，所述第三NMOS管M11的栅极用于连接外部偏置电流源电路，所述第三NMOS管M11的源极接地，所述第三NMOS管M11的漏极与第四PMOS管M12的漏极连接，所述第四PMOS管M12的漏极和栅极连接并作为控制电压源VCTRL的正端，所述第四PMOS管M12的源极用于连接外部基准电压缓冲级电路。
其中第三NMOS管M11通过对外部偏置电流源电路IBIAS做镜像，得到与之相同的偏置电流，然后通过控制与其相连的第四PMOS管M12(漏极和栅极连接形成内部二极管连接)在栅极产生核心电路所需要的指定的控制电压VREF-VGS，M12。
进一步作为优选的实施方式，还包括有外部偏置电流源电路和外部基准电压缓冲级电路；所述核心电路分别与外部偏置电流源电路和外部基准电压缓冲级电路连接。
参照图6，所述外部偏置电流源电路包括有外部偏置电流源IBIAS和NMOS MB1，IBIAS正端接输入电压Vin，负端接MB1的栅极和漏极，MB1栅极漏极接一起构成内部二极管连接，其作用是将外部电流源偏置电流镜像到余下电路需要电流源偏置的部分，例如构成第一偏置电流源中的NMOS M13。
进一步作为优选的实施方式，所述外部基准电压缓冲级电路为单位增益连接的二级运放结构。
由于大多数基准电压不具备驱动能力，所以本发明电路(如图6所示)，采用单位增益连接的二级运放结构(M01～M09)充当外部基准电压源的缓冲器，其中M01的栅极用于与外部基准电压VREF相连。
考虑寄生电容效应，本发明将一个100pF的电容(Cout)接到本发明提出的LDO(如图6所述电路)输出作仿真分析，如果输出电容小于100pF，相应的输出极点会出现在更高的频率(本发明CAFVF-Improved-LDO电路的主极点位于稳压器输出PMOS功率管MP栅极，而不在输出节点)，因而电路稳定性会更好，通常输出负载的寄生电容一般在10-100pF范围内，因此这里考虑的是最坏输出寄生电容情况。
参照图7(对CAFVF-LDO和CAFVF-Improved-LDO负载调整率仿真结果对比图，其中Vin＝1.2V,Vout＝1.0V,Cout＝100pF)以及图8-10(对CAFVF-LDO和CAFVF-Improved-LDO开环增益交流仿真结果对比图，其中Vin＝1.2V,Vout＝1.0V,Cout＝100pF；对于其中图a，Iload＝50μA，对于其中图b1和图b2，Iload＝100mA)的仿真结果表明，本发明提出的CAFVF-Improved-LDO稳压器电路相比之前的CAFVF-LDO稳压器电路具有更好的负载调整率，更高的轻载相位裕度即更好的稳定性，重载时的环路增益提高了约15dB，同时重载时的UGF也得到了拓宽。
参照图11-13(对CAFVF-LDO和CAFVF-Improved-LDO做负载瞬态仿真结果对比图，其中Vin＝1.2V,Vout＝1.0V,Cout＝100pF；其中图a为CAFVF-LDO的仿真电压输出，图b为CAFVF-Improved-LDO的仿真电压输出，图c为仿真负载电流)的瞬态仿真特性进一步验证了我们的结论，表明本发明提出的CAFVF-Improved-LDO相比之前的CAFVF-LDO稳压器具有更好的负载瞬态响应性能。上述仿真结果证明了本发明提出的电路结构的优越性。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可以作出种种的等同变换或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (4)

1.一种共源共栅全集成低漏失线性稳压器电路，其特征在于：包括有输出电压控制PMOS（M14）、共栅增益级NMOS（M15）、共源共栅PMOS（M16）、第一偏置电流源（IBIAS1）、第二偏置电流源（IBIAS2）、第一偏置电压源（VBIAS1）、第二偏置电压源（VBIAS2）、控制电压源（VCTRL）以及稳压器输出PMOS功率管（MP）的核心电路；所述稳压器输出PMOS功率管（MP）的源极和第二偏置电流源（IBIAS2）的正端均用于连接电源输入端，所述共源共栅PMOS（M16）的源极与第二偏置电流源（IBIAS2）的负端连接，所述共源共栅PMOS（M16）的栅极与第二偏置电压源（VBIAS2）的正端连接，所述共源共栅PMOS（M16）的漏极分别与共栅增益级NMOS（M15）的漏极、稳压器输出PMOS功率管（MP）的栅极连接，所述共栅增益级NMOS（M15）的栅极与第一偏置电压源（VBIAS1）的正端连接，所述稳压器输出PMOS功率管（MP）的漏极与输出电压控制PMOS（M14）的源极连接，所述共栅增益级NMOS（M15）的源极与输出电压控制PMOS（M14）的漏极连接，所述输出电压控制PMOS（M14）的漏极与第一偏置电流源（IBIAS1）的正端连接，所述输出电压控制PMOS（M14）的栅极与控制电压源（VCTRL）的正端连接，所述稳压器输出PMOS功率管（MP）的漏极为稳压器电路输出端，所述第一偏置电流源（IBIAS1）、第一偏置电压源（VBIAS1）、第二偏置电压源（VBIAS2）和控制电压源（VCTRL）的负端均接地；所述核心电路还包括有共源共栅补偿电容（Ca），所述共源共栅PMOS（M16）的源极和稳压器输出PMOS功率管（MP）的漏极通过共源共栅补偿电容（Ca）连接。
2.根据权利要求1所述的一种共源共栅全集成低漏失线性稳压器电路，其特征在于：所述核心电路中包括有第一NMOS管（M13）、第二NMOS管（MB2）、第一PMOS管（M17）、第二PMOS管（MB3）和第三PMOS管（MB4），所述第二PMOS管（MB3）的源极和第一PMOS管（M17）的源极均用于连接电源输入端，所述第二PMOS管（MB3）的栅极和第一PMOS管（M17）的栅极连接，所述第二PMOS管（MB3）的漏极与栅极连接并作为第一偏置电压源（VBIAS1）的正端，所述第一PMOS管（M17）的漏极作为第二偏置电流源（IBIAS2）的负端，所述第二PMOS管（MB3）的漏极连接至共栅增益级NMOS（M15）的栅极，所述第二PMOS管（MB3）的漏极还连接有第三PMOS管（MB4）的源极，所述第三PMOS管（MB4）的漏极与栅极连接并作为第二偏置电压源（VBIAS2）的正端，所述第三PMOS管（MB4）的漏极还连接有第二NMOS管（MB2）的漏极，所述第一NMOS管（M13）的漏极作为第一偏置电流源（IBIAS1）的正端，所述第二NMOS管（MB2）的源极和第一NMOS管（M13）的源极均接地，所述第二NMOS管（MB2）的栅极和第一NMOS管（M13）的栅极均用于连接外部偏置电流源电路。
3.根据权利要求2所述的一种共源共栅全集成低漏失线性稳压器电路，其特征在于：所述核心电路中还包括有第三NMOS管（M11）和第四PMOS管（M12），所述第三NMOS管（M11）的栅极用于连接外部偏置电流源电路，所述第三NMOS管（M11）的源极接地，所述第三NMOS管（M11）的漏极与第四PMOS管（M12）的漏极连接，所述第四PMOS管（M12）的漏极和栅极连接并作为控制电压源（VCTRL）的正端，所述第四PMOS管（M12）的源极用于连接外部基准电压缓冲级电路。
4.根据权利要求3所述的一种共源共栅全集成低漏失线性稳压器电路，其特征在于：所述外部基准电压缓冲级电路为单位增益连接的二级运放结构。
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