JP2003202925A - 高電圧用途のための定電流源回路 - Google Patents
高電圧用途のための定電流源回路Info
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【課題】 定電流源回路、特に、高電圧電源（１０から
数１０ボルト程度）によって電力を供給される定電流源
回路を提供する。 【解決手段】 定電流源回路（２０）であって、基準電
流（ＩREF）を発生させる手段（２００、２０２、２０
３）、及び、第１の供給電位（ＶHV）に接続され、基準
電流（ＩREF）が印加される基準枝路（２１１）と、こ
の基準電流（ＩREF）のイメージであり、この基準電流
（ＩREF）に対して所定の比率を有する出力電流
（ＩOUT）を該定電流源回路の１つの出力（Ｂ）で供給
する出力枝路（２１２）とを有するカレントミラー（２
１０）を含む回路。該基準電流発生手段は、特に、ドレ
ーン及びソース端子によって該基準枝路（２１１）と直
列に接続されたＭＯＳＦＥＴトランジスタ（２０２）を
含む。該定電流源回路（２０）は、該定電流源回路の出
力（Ｂ）の電位レベルを極値に制限する制限手段（４０
０）を更に含む。
数１０ボルト程度）によって電力を供給される定電流源
回路を提供する。 【解決手段】 定電流源回路（２０）であって、基準電
流（ＩREF）を発生させる手段（２００、２０２、２０
３）、及び、第１の供給電位（ＶHV）に接続され、基準
電流（ＩREF）が印加される基準枝路（２１１）と、こ
の基準電流（ＩREF）のイメージであり、この基準電流
（ＩREF）に対して所定の比率を有する出力電流
（ＩOUT）を該定電流源回路の１つの出力（Ｂ）で供給
する出力枝路（２１２）とを有するカレントミラー（２
１０）を含む回路。該基準電流発生手段は、特に、ドレ
ーン及びソース端子によって該基準枝路（２１１）と直
列に接続されたＭＯＳＦＥＴトランジスタ（２０２）を
含む。該定電流源回路（２０）は、該定電流源回路の出
力（Ｂ）の電位レベルを極値に制限する制限手段（４０
０）を更に含む。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的に定電流源
回路の分野に関する。より詳細には、本発明は、高電圧
電源（１０から数１０ボルト程度）によって電力を供給
される定電流源回路に関する。
回路の分野に関する。より詳細には、本発明は、高電圧
電源（１０から数１０ボルト程度）によって電力を供給
される定電流源回路に関する。
【０００２】
【従来の技術】「電流ソース」又は「電流シンク」の名称
で公知の定電流源回路は、多くの電気及び電子回路の設
計において重要な要素である。図１は、参照番号１０で
全体的に示す典型的な定電流源回路の例を示している。
この定電流源回路１０は、電圧制御された定電流源回路
を構成する。
で公知の定電流源回路は、多くの電気及び電子回路の設
計において重要な要素である。図１は、参照番号１０で
全体的に示す典型的な定電流源回路の例を示している。
この定電流源回路１０は、電圧制御された定電流源回路
を構成する。
【０００３】定電流源回路１０は、通常、演算増幅器又
は差動増幅器１００と、トランジスタ１０２と、抵抗素
子１０３とで形成される増幅手段を含む。差動増幅器１
００は、ＶINで示す入力電圧が印加される正の入力端子
（非反転入力）１００ａ、負の入力端子（反転入力）１
００ｂ、及び、出力１００ｃを含む。差動増幅器１００
の端子１００ａが定電流源回路の入力又は制御端子Ａを
形成している。この増幅手段１００は、第１入力端子１
００ａ及び第２入力端子１００ｂにそれぞれ印加される
電圧の差に応じて、出力１００ｃに電圧を供給する。
は差動増幅器１００と、トランジスタ１０２と、抵抗素
子１０３とで形成される増幅手段を含む。差動増幅器１
００は、ＶINで示す入力電圧が印加される正の入力端子
（非反転入力）１００ａ、負の入力端子（反転入力）１
００ｂ、及び、出力１００ｃを含む。差動増幅器１００
の端子１００ａが定電流源回路の入力又は制御端子Ａを
形成している。この増幅手段１００は、第１入力端子１
００ａ及び第２入力端子１００ｂにそれぞれ印加される
電圧の差に応じて、出力１００ｃに電圧を供給する。
【０００４】トランジスタ１０２は、この例において
は、ゲート１０２ｃが差動増幅器１００の出力１００ｃ
に接続されたｎ−ＭＯＳ電界効果トランジスタ（ｎ−Ｍ
ＯＳＦＥＴ）で形成されている。トランジスタ１０２の
ソース１０２ａは、差動増幅器１００の負の入力１００
ｂと抵抗素子１０３の第１端子に接続されている。抵抗
素子１０３の他方の端子はここでは接地を形成する供給
電位ＶSSに接続されている。
は、ゲート１０２ｃが差動増幅器１００の出力１００ｃ
に接続されたｎ−ＭＯＳ電界効果トランジスタ（ｎ−Ｍ
ＯＳＦＥＴ）で形成されている。トランジスタ１０２の
ソース１０２ａは、差動増幅器１００の負の入力１００
ｂと抵抗素子１０３の第１端子に接続されている。抵抗
素子１０３の他方の端子はここでは接地を形成する供給
電位ＶSSに接続されている。
【０００５】図１の定電流源回路によれば、ＩREFで示
す電流はトランジスタ１０２のドレーン−ソース枝路１
０２ａ−１０２ｂを通過する。差動増幅器１００は負の
入力１００ｂに存在する電圧が正の入力１００ａに存在
する電圧と実質的に等しく、すなわち、入力電圧ＶINと
実質的に等しくなるように、出力１００ｃの電圧を変更
するということは理解されであろう。従って、抵抗素子
１０３の端子における電圧は入力電圧ＶINと実質的に等
しい。トランジスタ１０２のドレーン−ソース枝路を通
過する電流ＩREFは、Ｒが抵抗素子１０３の抵抗値であ
るとして、ＩREF＝ＶIN／Ｒで与えられる。すなわち、
発生される電流ＩREFは、差動増幅器の正の入力１００
ａに印加される入力電圧ＶINに比例する。
す電流はトランジスタ１０２のドレーン−ソース枝路１
０２ａ−１０２ｂを通過する。差動増幅器１００は負の
入力１００ｂに存在する電圧が正の入力１００ａに存在
する電圧と実質的に等しく、すなわち、入力電圧ＶINと
実質的に等しくなるように、出力１００ｃの電圧を変更
するということは理解されであろう。従って、抵抗素子
１０３の端子における電圧は入力電圧ＶINと実質的に等
しい。トランジスタ１０２のドレーン−ソース枝路を通
過する電流ＩREFは、Ｒが抵抗素子１０３の抵抗値であ
るとして、ＩREF＝ＶIN／Ｒで与えられる。すなわち、
発生される電流ＩREFは、差動増幅器の正の入力１００
ａに印加される入力電圧ＶINに比例する。
【０００６】図１の定電流源回路は、更に、参照番号１
１０で全体的に示すカレントミラーを含む。このカレン
トミラーは、トランジスタ１０２のドレイン１０２ｂに
接続された基準枝路と、この基準枝路を通過する電流Ｉ
REFのイメージである出力電流ＩOUTを供給する少なくと
も１つの出力枝路とを有する。カレントミラー１１０の
基準枝路は、通常、ＶDDで示す第２の供給電位にソース
１１１ａが接続された第１のｐ−ＭＯＳＦＥＴトランジ
スタ１１１を含み、このトランジスタのゲート１１１ｃ
及びドレーン１１１ｂの双方がトランジスタ１０２のド
レーン端子１０２ｂに接続されている。カレントミラー
１１０の出力枝路はソース１１２ａが電位ＶDDに接続さ
れた第２のｐ−ＭＯＳＦＥＴトランジスタ１１２を含
む。このトランジスタ１１２のゲート１１２ｃは基準枝
路のトランジスタ１１１のゲート１１１ｃに接続されて
いる。トランジスタ１１２のドレーン端子１１２ｂは、
定電流源回路１０の出力端子Ｂを形成する。この出力Ｂ
に供給される電流ＩOUTは、トランジスタ１１１及び１
１２の大きさで決まる比率を有するカレントミラーの基
準枝路の電流ＩREFのイメージである。
１０で全体的に示すカレントミラーを含む。このカレン
トミラーは、トランジスタ１０２のドレイン１０２ｂに
接続された基準枝路と、この基準枝路を通過する電流Ｉ
REFのイメージである出力電流ＩOUTを供給する少なくと
も１つの出力枝路とを有する。カレントミラー１１０の
基準枝路は、通常、ＶDDで示す第２の供給電位にソース
１１１ａが接続された第１のｐ−ＭＯＳＦＥＴトランジ
スタ１１１を含み、このトランジスタのゲート１１１ｃ
及びドレーン１１１ｂの双方がトランジスタ１０２のド
レーン端子１０２ｂに接続されている。カレントミラー
１１０の出力枝路はソース１１２ａが電位ＶDDに接続さ
れた第２のｐ−ＭＯＳＦＥＴトランジスタ１１２を含
む。このトランジスタ１１２のゲート１１２ｃは基準枝
路のトランジスタ１１１のゲート１１１ｃに接続されて
いる。トランジスタ１１２のドレーン端子１１２ｂは、
定電流源回路１０の出力端子Ｂを形成する。この出力Ｂ
に供給される電流ＩOUTは、トランジスタ１１１及び１
１２の大きさで決まる比率を有するカレントミラーの基
準枝路の電流ＩREFのイメージである。
【０００７】
【特許文献】 欧州特許出願番号０１２０２４２９．５
【非特許文献１】 Ｃ・バシン、Ｈ・バラン、及び、Ｍ
・デクラークによる論文「０．５ミクロン標準ＣＭＯＳ
技術のための高電圧素子」：ＩＥＥＥ（米国電気電子学
会）「エレクトロン・デバイス・レター」第２１巻．第
１号、２０００年１月に掲載。
・デクラークによる論文「０．５ミクロン標準ＣＭＯＳ
技術のための高電圧素子」：ＩＥＥＥ（米国電気電子学
会）「エレクトロン・デバイス・レター」第２１巻．第
１号、２０００年１月に掲載。
【０００８】
【発明が解決しようとする課題】図１の解決法が有する
１つの欠点は、それが高い供給電圧を使用する用途の使
用に適していないという事実にある。特に、高電圧用途
においては、電圧発生回路のトランジスタ１０２及び１
１２は、それらの構成要素を破壊に導くと思われる非常
に高いドレーン−ソース電圧に曝される可能性がある。
高い供給電圧の用途に対するこの解決法の別の欠点は、
定電流源回路の出力端子Ｂが、この定電流源回路に接続
された回路を損傷させるほどの非常に高い電圧レベルの
状態になる可能性があるという事実にある。
１つの欠点は、それが高い供給電圧を使用する用途の使
用に適していないという事実にある。特に、高電圧用途
においては、電圧発生回路のトランジスタ１０２及び１
１２は、それらの構成要素を破壊に導くと思われる非常
に高いドレーン−ソース電圧に曝される可能性がある。
高い供給電圧の用途に対するこの解決法の別の欠点は、
定電流源回路の出力端子Ｂが、この定電流源回路に接続
された回路を損傷させるほどの非常に高い電圧レベルの
状態になる可能性があるという事実にある。
【０００９】本発明の１つの目的は、従って、特に上述
の欠点を克服する定電流源回路を提案することにある。
本発明の別の目的は、製造上簡単で比較的低コストの解
決法を提案することにもある。
の欠点を克服する定電流源回路を提案することにある。
本発明の別の目的は、製造上簡単で比較的低コストの解
決法を提案することにもある。
【００１０】
【課題を解決するための手段】本発明は、従って、請求
項１に記載の特徴を有する定電流源回路であり、すなわ
ち、基準電流を発生させる手段、及び、第１の供給電位
に接続され、基準電流が印加される基準枝路と、基準電
流のイメージであり、基準電流に対して所定の比率を有
する出力電流を定電流源回路の出力に供給する出力枝路
とを有するカレントミラーを含み、基準電流発生手段が
ドレーン、ソース、及び、ゲート端子を含み、そのドレ
ーン及びソース端子によって基準枝路と直列に接続され
たＭＯＳＦＥＴトランジスタと、ＭＯＳＦＥＴトランジ
スタのソース端子と第２の供給電位との間に接続された
抵抗素子と、基準入力電圧に接続された第１の入力、Ｍ
ＯＳＦＥＴトランジスタのソース端子に接続された第２
の入力、及び、ＭＯＳＦＥＴトランジスタのゲート端子
に接続された出力を有する差動増幅器と、を含み、ＭＯ
ＳＦＥＴトランジスタは高電圧ＭＯＳＦＥＴトランジス
タであり、出力の電位レベルを極値に制限するための制
限手段を更に設けることを特徴とする。
項１に記載の特徴を有する定電流源回路であり、すなわ
ち、基準電流を発生させる手段、及び、第１の供給電位
に接続され、基準電流が印加される基準枝路と、基準電
流のイメージであり、基準電流に対して所定の比率を有
する出力電流を定電流源回路の出力に供給する出力枝路
とを有するカレントミラーを含み、基準電流発生手段が
ドレーン、ソース、及び、ゲート端子を含み、そのドレ
ーン及びソース端子によって基準枝路と直列に接続され
たＭＯＳＦＥＴトランジスタと、ＭＯＳＦＥＴトランジ
スタのソース端子と第２の供給電位との間に接続された
抵抗素子と、基準入力電圧に接続された第１の入力、Ｍ
ＯＳＦＥＴトランジスタのソース端子に接続された第２
の入力、及び、ＭＯＳＦＥＴトランジスタのゲート端子
に接続された出力を有する差動増幅器と、を含み、ＭＯ
ＳＦＥＴトランジスタは高電圧ＭＯＳＦＥＴトランジス
タであり、出力の電位レベルを極値に制限するための制
限手段を更に設けることを特徴とする。
【００１１】本発明によれば、定電流源回路の基準電流
は、数１０ポルト程度のドレーン−ソース電圧を端子に
おいて有することができる特殊な高電圧ＭＯＳＦＥＴト
ランジスタにより発生される。その結果、高供給電圧に
よって回路に課せられた制約は、より良く許容される。
使用される高電圧ＭＯＳＦＥＴトランジスタは、ソース
側よりもドレーン側の厚みが大きいゲート酸化膜と、ｎ
（又は、ｐ）型ウェルによって形成されたドレーン側の
バッファゾーンとを含むｎ−チャンネル（又は、ｐ−チ
ャンネル）ＭＯＳＦＥＴトランジスタであることが好ま
しくかつ有利である。
は、数１０ポルト程度のドレーン−ソース電圧を端子に
おいて有することができる特殊な高電圧ＭＯＳＦＥＴト
ランジスタにより発生される。その結果、高供給電圧に
よって回路に課せられた制約は、より良く許容される。
使用される高電圧ＭＯＳＦＥＴトランジスタは、ソース
側よりもドレーン側の厚みが大きいゲート酸化膜と、ｎ
（又は、ｐ）型ウェルによって形成されたドレーン側の
バッファゾーンとを含むｎ−チャンネル（又は、ｐ−チ
ャンネル）ＭＯＳＦＥＴトランジスタであることが好ま
しくかつ有利である。
【００１２】本発明によれば、定電流源回路は、更に、
特に出力に接続された負荷がない時にこの出力へ接続さ
れた回路に如何なる損傷をも生じさせないために、出力
電位レベルを最大レベルに制限（基準電位に対して）さ
せる付加的回路を含む。
特に出力に接続された負荷がない時にこの出力へ接続さ
れた回路に如何なる損傷をも生じさせないために、出力
電位レベルを最大レベルに制限（基準電位に対して）さ
せる付加的回路を含む。
【００１３】本発明の他の特徴及び利点は、非限定的な
例として与えられた添付図面を参照して為される以下の
詳細説明を読むことにより更に明白になると思われる。
例として与えられた添付図面を参照して為される以下の
詳細説明を読むことにより更に明白になると思われる。
【００１４】
【発明の実施の形態】図２は、参照番号２０で全体的に
示す本発明による定電流源回路の実施形態を表してい
る。図１の回路と同様に、定電流源回路２０は、図１の
素子１００、１０２、１０３、１１１、及び、１１２と
同じ方法で接続された差動増幅器２００と、トランジス
タ２０２と、抵抗素子２０３と、第１及び第２のｐ−Ｍ
ＯＳＦＥＴトランジスタ２１１及び２１２を有するカレ
ントミラー２１０とを含む。従来の回路と違って、トラ
ンジスタ２０２は、特殊な高電圧ＭＯＳＦＥＴトランジ
スタである。ここではｎ−チャンネル型であるこの高電
圧ＭＯＳＦＥＴトランジスタ２０２は、当業者には既に
公知である。この高電圧トランジスタ２０２の独特な点
は、特に、ソース側よりもドレーン側の厚みが大きいゲ
ート酸化膜の特殊な構造と、ｎ型ウェル（又は、高電圧
ｐ−チャンネルＭＯＳＦＥＴトランジスタに対してはｐ
型）で形成されたドレーン側のバッファゾーンの存在と
である。
示す本発明による定電流源回路の実施形態を表してい
る。図１の回路と同様に、定電流源回路２０は、図１の
素子１００、１０２、１０３、１１１、及び、１１２と
同じ方法で接続された差動増幅器２００と、トランジス
タ２０２と、抵抗素子２０３と、第１及び第２のｐ−Ｍ
ＯＳＦＥＴトランジスタ２１１及び２１２を有するカレ
ントミラー２１０とを含む。従来の回路と違って、トラ
ンジスタ２０２は、特殊な高電圧ＭＯＳＦＥＴトランジ
スタである。ここではｎ−チャンネル型であるこの高電
圧ＭＯＳＦＥＴトランジスタ２０２は、当業者には既に
公知である。この高電圧トランジスタ２０２の独特な点
は、特に、ソース側よりもドレーン側の厚みが大きいゲ
ート酸化膜の特殊な構造と、ｎ型ウェル（又は、高電圧
ｐ−チャンネルＭＯＳＦＥＴトランジスタに対してはｐ
型）で形成されたドレーン側のバッファゾーンの存在と
である。
【００１５】図３ａ及び図３ｂは、それぞれ、高電圧ｎ
−チャンネルＭＯＳＦＥＴトランジスタつまりＨＶＮＭ
ＯＳ、及び、高電圧ｐ−チャンネルＭＯＳＦＥＴトラン
ジスタつまりＨＶＰＭＯＳの図を示す。ＨＶＮＭＯＳト
ランジスタは、通常３０ボルトを超える高い絶縁破壊電
圧という特有の利点を有する。この型のトランジスタが
有する別の利点は、それらが標準ＣＭＯＳ技術との完全
な互換性を持って製造することができる事実にある。
−チャンネルＭＯＳＦＥＴトランジスタつまりＨＶＮＭ
ＯＳ、及び、高電圧ｐ−チャンネルＭＯＳＦＥＴトラン
ジスタつまりＨＶＰＭＯＳの図を示す。ＨＶＮＭＯＳト
ランジスタは、通常３０ボルトを超える高い絶縁破壊電
圧という特有の利点を有する。この型のトランジスタが
有する別の利点は、それらが標準ＣＭＯＳ技術との完全
な互換性を持って製造することができる事実にある。
【００１６】この型の高電圧トランジスタに関するより
多くの詳細に関しては、０．５ミクロン技術におけるそ
のような高電圧トランジスタの製造に関するＩＥＥＥ
（米国電気電子学会）「エレクトロン・デバイス・レタ
ー」第２１巻．第１号、２０００年１月に掲載のＣ・バ
シン、Ｈ・バラン、及び、Ｍ・デクラークによる「０．
５ミクロン標準ＣＭＯＳ技術のための高電圧素子」とい
う名称の論文を参照することができる。一例として、３
０ボルト程度の絶縁破壊電圧を有する高電圧ｎ−チャン
ネルＭＯＳＦＥＴトランジスタを如何なるマスクや付加
的な注入を必要とすることなく標準的ＣＭＯＳ技術で製
造することができるということがこの文献の表１から明
らかである。
多くの詳細に関しては、０．５ミクロン技術におけるそ
のような高電圧トランジスタの製造に関するＩＥＥＥ
（米国電気電子学会）「エレクトロン・デバイス・レタ
ー」第２１巻．第１号、２０００年１月に掲載のＣ・バ
シン、Ｈ・バラン、及び、Ｍ・デクラークによる「０．
５ミクロン標準ＣＭＯＳ技術のための高電圧素子」とい
う名称の論文を参照することができる。一例として、３
０ボルト程度の絶縁破壊電圧を有する高電圧ｎ−チャン
ネルＭＯＳＦＥＴトランジスタを如何なるマスクや付加
的な注入を必要とすることなく標準的ＣＭＯＳ技術で製
造することができるということがこの文献の表１から明
らかである。
【００１７】再び図２を参照すると、高電圧ＭＯＳＦＥ
Ｔトランジスタ２０２は、ドレーン端子２０２ｂによっ
てカレントミラー２１０のｐ−ＭＯＳトランジスタ２１
１のドレーン端子２１１ｂへ、また、ソース端子２０２
によって抵抗素子２０３へ接続されている。
Ｔトランジスタ２０２は、ドレーン端子２０２ｂによっ
てカレントミラー２１０のｐ−ＭＯＳトランジスタ２１
１のドレーン端子２１１ｂへ、また、ソース端子２０２
によって抵抗素子２０３へ接続されている。
【００１８】図２の定電流源回路は、１０から数１０ボ
ルト程度の高電圧電源ＶHV−ＶSSによって電力が供給さ
れる。この供給電圧は、非限定的な一例として１５ボル
ト程度であり、例えば高電圧レギュレータ回路によって
供給することができる。外部調節装置を含むそのような
高電圧レギュレータは、例えば、同じく本出願人の名前
で出願の２００１年６月２５日付の欧州特許出願番号０
１２０２４２９．５に開示されている。
ルト程度の高電圧電源ＶHV−ＶSSによって電力が供給さ
れる。この供給電圧は、非限定的な一例として１５ボル
ト程度であり、例えば高電圧レギュレータ回路によって
供給することができる。外部調節装置を含むそのような
高電圧レギュレータは、例えば、同じく本出願人の名前
で出願の２００１年６月２５日付の欧州特許出願番号０
１２０２４２９．５に開示されている。
【００１９】本実施形態によれば、カレントミラー２１
０の基準枝路への高電圧ＭＯＳＦＥＴトランジスタ２０
２の使用が、この基準枝路の構成要素のあらゆる絶縁破
壊を防止することを理解できるであろう。更に、トラン
ジスタ２０２の高絶縁破壊電圧（３０ボルト程度）のた
めに、回路は、供給電圧ＶHV−ＶSSに関する使用におい
て大きな柔軟性を有する。
０の基準枝路への高電圧ＭＯＳＦＥＴトランジスタ２０
２の使用が、この基準枝路の構成要素のあらゆる絶縁破
壊を防止することを理解できるであろう。更に、トラン
ジスタ２０２の高絶縁破壊電圧（３０ボルト程度）のた
めに、回路は、供給電圧ＶHV−ＶSSに関する使用におい
て大きな柔軟性を有する。
【００２０】本実施形態によれば、定電流源回路２０
は、特に出力が如何なる回路にも接続されていない場合
（開回路であって負荷抵抗ＲLが無限大の場合）に、回
路の出力電流ＩOUTが供給される出力Ｂの電位レベルを
所定の電位極値に制限させる参照番号４００で全体的に
示す手段を更に含む。図示の例においては、これらの手
段４００は、出力Ｂの電位レベルを純粋に例示的な意味
で１０ボルトに固定されたＶOUT,MAXで示す最大値に制
限するように配置される。
は、特に出力が如何なる回路にも接続されていない場合
（開回路であって負荷抵抗ＲLが無限大の場合）に、回
路の出力電流ＩOUTが供給される出力Ｂの電位レベルを
所定の電位極値に制限させる参照番号４００で全体的に
示す手段を更に含む。図示の例においては、これらの手
段４００は、出力Ｂの電位レベルを純粋に例示的な意味
で１０ボルトに固定されたＶOUT,MAXで示す最大値に制
限するように配置される。
【００２１】手段４００は、従って、この例では値がＲ
1及びＲ2の第１及び第２抵抗素子４１１及び４１２を有
する抵抗分割器として形成された分圧回路を含む。この
第１及び第２抵抗素子は、出力端子Ｂと、接地を形成す
る供給電位ＶSSに等しくなるように選択された第３の基
準電位との間に接続されている。抵抗素子４１１及び４
１２間の接続ノードは、第２差動増幅器４０１の正の入
力端子（非反転端子）４０１ａに接続されており、差動
増幅器４０１の負の入力端子（反転端子）４０１ｂには
基準電圧ＶREFが印加される。基準電圧ＶREFは（定電流
源回路の入力電圧ＶINと同じ方法で）、例えば、当業者
に公知のバンドギャップ型温度安定性電圧基準とするこ
とができる（バンドギャップ電圧は、１．２ボルト程度
の電圧である）。
1及びＲ2の第１及び第２抵抗素子４１１及び４１２を有
する抵抗分割器として形成された分圧回路を含む。この
第１及び第２抵抗素子は、出力端子Ｂと、接地を形成す
る供給電位ＶSSに等しくなるように選択された第３の基
準電位との間に接続されている。抵抗素子４１１及び４
１２間の接続ノードは、第２差動増幅器４０１の正の入
力端子（非反転端子）４０１ａに接続されており、差動
増幅器４０１の負の入力端子（反転端子）４０１ｂには
基準電圧ＶREFが印加される。基準電圧ＶREFは（定電流
源回路の入力電圧ＶINと同じ方法で）、例えば、当業者
に公知のバンドギャップ型温度安定性電圧基準とするこ
とができる（バンドギャップ電圧は、１．２ボルト程度
の電圧である）。
【００２２】差動増幅器４０１の出力端子４０１ｃは、
ドレーンが定電流源回路２０の出力Ｂに接続されソース
が供給電位ＶSSに接続された、ｎ型チャンネルである第
２高電圧ＭＯＳＦＥＴトランジスタのゲート４０２ｃに
接続されている。抵抗素子４１１及び４１２の値Ｒ1及
びＲ2は、出力Ｂの電位レベルを上記で示された極値
（ここでは最大値）ＶOUT.MAXに固定するように選択さ
れる。また、抵抗素子４１１及び４１２の値Ｒ1及びＲ2
はこの枝路を流れる電流を制限するように選択される。
純粋に例示的な数値例として、本定電流源回路の構成要
素のサイズは、供給出力電流ＩOUTが１０ミリアンペア
程度になるように選ぶことができる。差動増幅器４０１
の負の入力に印加される１．２ボルト程度の基準電圧Ｖ
REFの場合、それぞれ８８キロオーム及び１２キロオー
ムに等しい抵抗値Ｒ1及びＲ2が、出力Ｂの最大電位レベ
ルを１０ボルトに固定させ、同時に僅か０．１ミリアン
ペア程度の最大電流を抵抗分圧回路の枝路の中に引き込
む。
ドレーンが定電流源回路２０の出力Ｂに接続されソース
が供給電位ＶSSに接続された、ｎ型チャンネルである第
２高電圧ＭＯＳＦＥＴトランジスタのゲート４０２ｃに
接続されている。抵抗素子４１１及び４１２の値Ｒ1及
びＲ2は、出力Ｂの電位レベルを上記で示された極値
（ここでは最大値）ＶOUT.MAXに固定するように選択さ
れる。また、抵抗素子４１１及び４１２の値Ｒ1及びＲ2
はこの枝路を流れる電流を制限するように選択される。
純粋に例示的な数値例として、本定電流源回路の構成要
素のサイズは、供給出力電流ＩOUTが１０ミリアンペア
程度になるように選ぶことができる。差動増幅器４０１
の負の入力に印加される１．２ボルト程度の基準電圧Ｖ
REFの場合、それぞれ８８キロオーム及び１２キロオー
ムに等しい抵抗値Ｒ1及びＲ2が、出力Ｂの最大電位レベ
ルを１０ボルトに固定させ、同時に僅か０．１ミリアン
ペア程度の最大電流を抵抗分圧回路の枝路の中に引き込
む。
【００２３】手段４００は、従って、定電流源回路の出
力Ｂの電位レベルがこの場合は１０ボルトで定められた
値ＶOUT.MAXを超えないことを保証する。出力電位レベ
ルがこの固定閾値を超えるや否や、差動増幅器の出力
は、この増大を相殺して出力Ｂを定められた最大電位レ
ベルに保つために、高電圧ＭＯＳＦＥＴトランジスタ４
０２の起動を指令する。
力Ｂの電位レベルがこの場合は１０ボルトで定められた
値ＶOUT.MAXを超えないことを保証する。出力電位レベ
ルがこの固定閾値を超えるや否や、差動増幅器の出力
は、この増大を相殺して出力Ｂを定められた最大電位レ
ベルに保つために、高電圧ＭＯＳＦＥＴトランジスタ４
０２の起動を指令する。
【００２４】手段４００に加えて、定電流源回路２０
は、例えば定電流源回路の出力Ｂの接地での短絡が起こ
った場合に、特にカレントミラー２１０の出力枝路のト
ランジスタ２１２の破壊を防止する目的で保護手段３０
０を更に含むことが好ましい。これらの保護手段３００
は、例えば、カレントミラー２１０の出力枝路に１つ又
はそれ以上の縦列接続されたトランジスタを含む。本例
においては、１５ボルト程度の供給電圧ＶHV−ＶSSに対
して、トランジスタ２１２と直列に接続された２つの追
加のトランジスタ３０１及び３０２で十分である。抵抗
分割回路３１１、３１２、及び、３１３が、トランジス
タ３０１及び３０２のゲート電位を例えばそれぞれ１０
及び５ボルトの適切なレベルに固定させる。
は、例えば定電流源回路の出力Ｂの接地での短絡が起こ
った場合に、特にカレントミラー２１０の出力枝路のト
ランジスタ２１２の破壊を防止する目的で保護手段３０
０を更に含むことが好ましい。これらの保護手段３００
は、例えば、カレントミラー２１０の出力枝路に１つ又
はそれ以上の縦列接続されたトランジスタを含む。本例
においては、１５ボルト程度の供給電圧ＶHV−ＶSSに対
して、トランジスタ２１２と直列に接続された２つの追
加のトランジスタ３０１及び３０２で十分である。抵抗
分割回路３１１、３１２、及び、３１３が、トランジス
タ３０１及び３０２のゲート電位を例えばそれぞれ１０
及び５ボルトの適切なレベルに固定させる。
【００２５】保護手段３００は、出力枝路電圧を分配さ
せ、ゼロ負荷（短絡であってＲL＝０）が定電流源回路
の出力Ｂに接続されている最も不利な場合において、こ
の枝路のトランジスタのゲート−ソース、ゲート−ドレ
ーン、及び、ドレーン−ソース電圧が最大値を超えない
ように防止することが理解されるであろう。
せ、ゼロ負荷（短絡であってＲL＝０）が定電流源回路
の出力Ｂに接続されている最も不利な場合において、こ
の枝路のトランジスタのゲート−ソース、ゲート−ドレ
ーン、及び、ドレーン−ソース電圧が最大値を超えない
ように防止することが理解されるであろう。
【００２６】手段４００は、例えばトランジスタ３０２
のゲート−ドレーン電圧が臨界値を超えることを意味す
る、（負荷抵抗ＲLが無限大の場合）出力Ｂの電位がＶ
HVに向かって上昇することを防止することもまた理解さ
れるであろう。
のゲート−ドレーン電圧が臨界値を超えることを意味す
る、（負荷抵抗ＲLが無限大の場合）出力Ｂの電位がＶ
HVに向かって上昇することを防止することもまた理解さ
れるであろう。
【００２７】手段３００及び４００は、従って、本発明
による定電流源回路の構成要素の完全性を保証するため
に補完的に作用する。４代替的に、保護手段３００は、
ドレーン及びソース端子によってカレントミラー２１０
の出力枝路と直列に接続された、トランジスタ２０２及
び４０２型の第３の高電圧ＭＯＳＦＥＴトランジスタを
全く問題なく含むことができると思われる。
による定電流源回路の構成要素の完全性を保証するため
に補完的に作用する。４代替的に、保護手段３００は、
ドレーン及びソース端子によってカレントミラー２１０
の出力枝路と直列に接続された、トランジスタ２０２及
び４０２型の第３の高電圧ＭＯＳＦＥＴトランジスタを
全く問題なく含むことができると思われる。
【００２８】特許請求の範囲で規定された本発明の範囲
から逸脱することなく、当業者にとって自明の様々な変
更及び／又は改良を本説明に記載された実施形態に対し
て為し得ることが理解される。
から逸脱することなく、当業者にとって自明の様々な変
更及び／又は改良を本説明に記載された実施形態に対し
て為し得ることが理解される。
【００２９】改良の方法として、例えば、同じく本出願
人の名前で出願された「Ｐｒｏｃｅｄｅ ｄｅ ｇｅｎ
ｅｒａｔｉｏｎ ｄｕｎ ｃｏｕｒａｎｔ ｓｅｎｓｉ
ｂｌｅｍｅｎｔ ｉｎｄｅｐｅｎｄｅｎｔ ｄｅ ｌａ
ｔｅｍｐｅｒａｔｕｒｅｅｔ ｄｉｓｐｏｓｉｔｉｆ
ｐｅｒｍｅｔｔａｎｔ ｄｅ ｍｅｔｔｒｅ ｅｎ
ｏｅｕｖｒｅ ｃｅ ｐｒｏｃｅｄｅ」という名称の欧
州特許出願番号１３．０６．２０００−００２０２０５
９．２に開示されている方法及び装置により、出力電流
の安定性を温度の関数として改良することができる。
人の名前で出願された「Ｐｒｏｃｅｄｅ ｄｅ ｇｅｎ
ｅｒａｔｉｏｎ ｄｕｎ ｃｏｕｒａｎｔ ｓｅｎｓｉ
ｂｌｅｍｅｎｔ ｉｎｄｅｐｅｎｄｅｎｔ ｄｅ ｌａ
ｔｅｍｐｅｒａｔｕｒｅｅｔ ｄｉｓｐｏｓｉｔｉｆ
ｐｅｒｍｅｔｔａｎｔ ｄｅ ｍｅｔｔｒｅ ｅｎ
ｏｅｕｖｒｅ ｃｅ ｐｒｏｃｅｄｅ」という名称の欧
州特許出願番号１３．０６．２０００−００２０２０５
９．２に開示されている方法及び装置により、出力電流
の安定性を温度の関数として改良することができる。
【図１】低供給電圧によって電力供給される典型的な定
電流源回路の回路図である。
電流源回路の回路図である。
【図２】本発明による定電流源回路の実施形態を示す図
である。
である。
【図３】ａ：標準的ＣＭＯＳ技術に従って製造されたｎ
−チャンネル・トランジスタである高電圧ＭＯＳＦＥＴ
の概略断面図である。 ｂ：標準的ＣＭＯＳ技術に従って製造されたｐ−チャン
ネル・トランジスタである高電圧ＭＯＳＦＥＴの概略断
面図である。
−チャンネル・トランジスタである高電圧ＭＯＳＦＥＴ
の概略断面図である。 ｂ：標準的ＣＭＯＳ技術に従って製造されたｐ−チャン
ネル・トランジスタである高電圧ＭＯＳＦＥＴの概略断
面図である。
２０ 定電流源回路
２００ 差動増幅器
２０２ ＭＯＳＦＥＴトランジスタ
２０３ 抵抗素子
２１０ カレントミラー
２１１ 基準枝路
２１２ 出力枝路
３００ 保護手段
４００ 制限手段
Ｂ 出力
ＩREF 基準電流
ＩOUT 出力電流
ＶHV 第１の供給電位
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H420 BB02 BB13 CC02 DD02 EA15
EA16 EA18 EA23 EA39 EA40
EA48 EA49 EB37 FF04 FF23
FF25 NA32 NB03 NB14 NB25
NB28 NB29 NB36 NC02 NC03
NC14 NC23 NC27 NE23
5H430 BB03 BB05 BB09 BB12 CC05
EE06 EE12 EE17 EE18 FF05
FF08 GG08 HH03 LA21
5J091 AA01 AA59 CA57 CA87 FA00
HA10 HA17 HA25 KA00 KA02
KA06 KA09 KA47 MA21 QA02
Claims (7)
- 【請求項１】 定電流源回路（２０）であって、基準電
流（ＩREF）を発生させる手段（２００、２０２、２０
３）、及び、第１の供給電位（ＶHV）に接続され、前記
基準電流（ＩREF）が印加される基準枝路（２１１）
と、前記基準電流（ＩREF）のイメージであり、前記基
準電流（ＩREF）に対して所定の比率を有する出力電流
（ＩOUT）を前記定電流源回路の出力（Ｂ）で供給する
出力枝路（２１２）とを有するカレントミラー（２１
０）を含み、 前記基準電流発生手段は、 ドレーン、ソース、及び、ゲート端子を含み、そのドレ
ーン及びソース端子によって前記基準枝路（２１１）と
直列に接続されたＭＯＳＦＥＴトランジスタ（２０２）
と、 前記ＭＯＳＦＥＴトランジスタ（２０２）の前記ソース
端子と第２の供給電位（ＶSS）との間に接続された抵抗
素子（２０３）と、 基準入力電圧（ＶIN）に接続された第１の入力、前記Ｍ
ＯＳＦＥＴトランジスタ（２０２）の前記ソース端子に
接続された第２の入力、及び、前記ＭＯＳＦＥＴトラン
ジスタの前記ゲート端子に接続された出力を有する差動
増幅器（２００）と、を含み、 前記ＭＯＳＦＥＴトランジスタ（２０２）は高電圧ＭＯ
ＳＦＥＴトランジスタであり、かつ前記出力（Ｂ）の電
位レベルを極値に制限するための制限手段（４００）を
更に設けることを特徴とする定電流源回路。 - 【請求項２】 前記制限手段（４００）は、 前記定電流源回路の前記出力（Ｂ）と第３の供給電位
（ＶSS）との間に接続され、前記定電流源回路の前記出
力（Ｂ）の電位レベルに所定の比率で比例する分割され
た電圧を１つの出力に供給する分圧回路（４１１、４１
２）と、 ドレーン、ソース、及び、ゲート端子を含み、ドレーン
及びソース端子によって前記定電流源回路の前記出力
（Ｂ）と前記第３の供給電位（ＶSS）との間に接続され
た第２の高電圧ＭＯＳＦＥＴトランジスタ（４０２）
と、 基準電圧（ＶREF）に接続された第１の入力、前記分圧
回路（４１１，４１２）の前記出力に接続された第２の
入力、及び、前記第２の高電圧ＭＯＳＦＥＴトランジス
タ（４０２）の前記ゲート端子に接続された出力を含む
第２の差動増幅器（４０１）と、を含むことを特徴とす
る請求項１に記載の定電流源回路。 - 【請求項３】 前記分圧回路（４１１、４１２）は、抵
抗分割回路であることを特徴とする請求項２に記載の定
電流源回路。 - 【請求項４】 前記高電圧ＭＯＳＦＥＴトランジスタ
は、ドレーン側がソース側よりも大きな厚みを有するゲ
ート酸化膜と、ｎ又はｐ型ウェルで形成されたドレーン
側のバッファゾーンとを含むｎ又はｐ−チャンネルＭＯ
ＳＦＥＴトランジスタであることを特徴とする請求項１
から請求項３のいずれか１項に記載の定電流源回路。 - 【請求項５】 前記カレントミラー（２１０）の前記出
力枝路（２１２）は、１つ又はそれ以上の縦列接続され
たトランジスタ（３０１、３０２）を更に含むことを特
徴とする請求項１から請求項４のいずれか１項に記載の
定電流源回路。 - 【請求項６】 前記第２の差動増幅器（４０１）の前記
第１の入力に印加される前記基準電圧（ＶREF）は、バ
ンドギャップ型温度安定性電圧基準から得られることを
特徴とする請求項２又は請求項３のいずれか１項に記載
の定電流源回路。 - 【請求項７】 前記第１の差動増幅器（２００）の前記
第１の入力に印加される前記基準入力電圧（ＶIN）は、
バンドギャップ型温度安定性電圧基準から得られること
を特徴とする請求項１から請求項６のいずれか１項に記
載の定電流源回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH2171/01 | 2001-11-26 | ||
| CH21712001 | 2001-11-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003202925A true JP2003202925A (ja) | 2003-07-18 |
Family
ID=4567817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002334630A Pending JP2003202925A (ja) | 2001-11-26 | 2002-11-19 | 高電圧用途のための定電流源回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030098738A1 (ja) |
| JP (1) | JP2003202925A (ja) |
| TW (1) | TW200300527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198352A (ja) * | 2010-02-24 | 2011-10-06 | Fuji Electric Co Ltd | 基準電圧回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100069997A1 (en) * | 2008-09-16 | 2010-03-18 | Otologics, Llc | Neurostimulation apparatus |
| CN102097131B (zh) * | 2009-12-15 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 电压生成电路 |
| US10291163B2 (en) * | 2016-04-29 | 2019-05-14 | Texas Instruments Incorporated | Cascode structure for linear regulators and clamps |
| US10659033B2 (en) * | 2017-11-03 | 2020-05-19 | Texas Instruments Incorporated | High voltage gate driver current source |
| US11239837B2 (en) * | 2017-12-15 | 2022-02-01 | Rohm Co., Ltd. | Switch device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124632A (en) * | 1991-07-01 | 1992-06-23 | Motorola, Inc. | Low-voltage precision current generator |
| US5164659A (en) * | 1991-08-29 | 1992-11-17 | Warren Schultz | Switching circuit |
| US5268871A (en) * | 1991-10-03 | 1993-12-07 | International Business Machines Corporation | Power supply tracking regulator for a memory array |
| US5774013A (en) * | 1995-11-30 | 1998-06-30 | Rockwell Semiconductor Systems, Inc. | Dual source for constant and PTAT current |
| US6028640A (en) * | 1997-05-08 | 2000-02-22 | Sony Corporation | Current source and threshold voltage generation method and apparatus for HHK video circuit |
| EP0961126B1 (en) * | 1998-05-29 | 2008-01-09 | STMicroelectronics S.r.l. | Monitoring of low currents through a low-side driven DMOS by modulating its internal resistance |
| JP3385995B2 (ja) * | 1999-03-01 | 2003-03-10 | 日本電気株式会社 | 過電流検出回路及びこれを内蔵した半導体集積回路 |
| US6087820A (en) * | 1999-03-09 | 2000-07-11 | Siemens Aktiengesellschaft | Current source |
| JP4548562B2 (ja) * | 2001-03-26 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | カレントミラー回路及びアナログデジタル変換回路 |
| EP1315063A1 (en) * | 2001-11-14 | 2003-05-28 | Dialog Semiconductor GmbH | A threshold voltage-independent MOS current reference |
-
2002
- 2002-11-19 JP JP2002334630A patent/JP2003202925A/ja active Pending
- 2002-11-20 TW TW091133855A patent/TW200300527A/zh unknown
- 2002-11-25 US US10/303,020 patent/US20030098738A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011198352A (ja) * | 2010-02-24 | 2011-10-06 | Fuji Electric Co Ltd | 基準電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200300527A (en) | 2003-06-01 |
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