JP7488438B2 - トランジスタ電力スイッチのための電流感知及び制御 - Google Patents

Description

本願は、概して、電力スイッチ及び対応する制御回路に関し、より具体的には、負荷に電流を供給するトランジスタ電力スイッチを含む回路を制御するための回路に関する。

Ｅヒューズ（「電子ヒューズ」）回路は、入力電圧源と、出力端子において結合される負荷との間の接続を制御する。Ｅヒューズは、負荷を入力電源に接続する直列電力トランジスタを含み得る。例えば、回路基板がその電力をバスから取得し得る。回路基板がバスソケットに挿入されるとき、バスソケットにおけるコンタクトは、回路基板を電力に接続する。Ｅヒューズはしばしば、電流限度超過制御、短絡保護、突入電流制限、ｄｖ／ｄｔ又は始動電圧ランプ制御、及び、逆電流保護を提供する。Ｅヒューズは、負荷が利用可能な電流を低減し得、或いは、過電流が存在するとき、負荷への電源接続を完全に遮断することも可能である。

例示の適用例において、電力トランジスタが、電圧源に結合されるドレイン端子と、出力端子において負荷に結合されるソース端子とを有する。出力端子において負荷に電力を提供するとき、電力トランジスタのゲートは、負荷を電源に結合するために電力トランジスタをターンオンするのに十分な電圧である必要がある。負荷への電流は、感知回路要素を用いて監視される。直列電力トランジスタを介して流れる電流が電流制限を超えると、負荷電流を制限するために電力トランジスタのゲート電圧が低減され得、又は、電力トランジスタを切断するようにゲート電圧が変更され得る。電力トランジスタに対する何らかの物理的損傷が生じ得る前に、ターンオフを起こす必要がある。出力端子において接地への短絡が生じる場合、又は、負荷回路において短絡が生じる場合、負荷電流は電流制限を超える可能性がある。

説明する例において、装置が、第１の電流導通端子と第２の電流導通端子との間に第１の電流導通経路を有する第１の電力トランジスタであって、第１の電力トランジスタの第１の電流導通経路が、供給電圧を受け取るための入力とノードとの間に結合され、第１の電力トランジスタが第１のゲート制御信号に結合される第１の電力トランジスタを制御するための第１のゲート端子を有する、第１の電力トランジスタと、第３の電流導通端子と第４の電流導通端子との間に第２の電流導通経路を有する第２の電力トランジスタであって、第２の電力トランジスタの第２の電流導通経路が、ノードと負荷に負荷電流を供給するための出力端子との間に結合され、第２の電力トランジスタが、第２のゲート制御信号に結合される第２のゲート端子を有する、第２の電力トランジスタと、電流感知トランジスタであって、ノード及び第１の電力トランジスタに結合される１つの電流導通端子を有し、第１のゲート制御信号に結合される第３のゲート端子を有し、別の電流導通端子において感知電流を出力する電流感知トランジスタとを含む。この装置は更に、差動増幅器であって、第１の電力トランジスタの第１及び第２の電流導通端子の一方に結合される第１の入力を有し、第１及び第２の電流導通端子の他方に結合される第２の入力を有し、第１の入力と第２の入力との間の電圧差に応答する出力信号を有する、差動増幅器と、フィードバックトランジスタであって、電流感知トランジスタと監視ノードとの間に直列に結合される別の電流導通経路を有し、差動増幅器の出力に結合されるフィードバックトランジスタゲート端子を有する、フィードバックトランジスタと、監視ノードと接地との間に結合される抵抗器であって、感知電流が抵抗器を介して流れ、感知電流が、第２の電力トランジスタを介して流れる負荷電流に比例する、抵抗器とを含む。

電力トランジスタ回路の回路図である。

電流監視及び電流制限回路を含む、従来の電力トランジスタ回路の回路図である。

電流監視を備える代替の従来の電力トランジスタ回路の別の回路図である。

従来のハイサイド電流感知回路についての回路図である。

電流監視を含むｅヒューズ回路において用いるための実施形態についての回路図である。

図５の電流監視実施形態を組み込む実施形態の回路図である。

電流監視回路を備えるハイサイドトランジスタ実施形態の回路図である。

高速トリップコンパレータ及び電流制限を有する実施形態回路の回路図である。

実施形態と共に用いるための高速トリップコンパレータの一部の動作を図示する回路図である。

２方向に流れる負荷電流のための電流監視を有する電力トランジスタ回路における双方向電流経路についての実施形態の回路図である。

図１０の実施形態と共に用いるための回路についての回路図である。 図１０の実施形態と共に用いるための回路についての回路図である。

コントローラ集積回路に結合される電力トランジスタ集積回路を含む実施形態のｅヒューズシステムについてのシステムブロック図である。

図面において、対応する数字及び記号は、特に示されない限り、概して対応する部分を指す。図面は必ずしも一定の縮尺で描かれてはいない。

本明細書において、「結合される」という用語は、介在要素を用いて成される接続を含み得、「結合される」任意の要素間に付加要素及び様々な接続が存在し得る。

図１は電力回路１００の図である。電力回路１００は、電源端子ＶＩＮと出力端子ＶＯＵＴとの間に結合される回路１０１を含む。回路１０１は、Ｅヒューズ回路の一部を形成し得る電力トランジスタ回路である。電流を引き込む負荷（図１には図示せず）が、ＶＯＵＴ端子に結合されることになる。ハイサイドトランジスタＨＳ－ＦＥＴは、電源ＶＩＮと端子ＶＯＵＴに結合される負荷との間のスイッチとして働く。制御回路（図示せず）が、ハイサイドトランジスタＨＳ－ＦＥＴのゲート端子に結合され、ゲート制御電圧ＨＧＡＴＥを供給する。回路１０１において、ノードＶＭＩＤと入力電圧ＶＩＮとの間にブロッキングトランジスタＢ－ＦＥＴが結合される。ブロッキングトランジスタは、ノードＶＭＩＤに結合されるソースとＶＩＮに結合されるドレインとの間にボディダイオード（ボディダイオードが固有デバイスであることを示すために、破線で示される）を有し、「逆」電流と見なすことが可能な、電流が出力端子ＶＯＵＴから入力端子ＶＩＮへと流れるのを防止する。ブロッキングＦＥＴ Ｂ－ＦＥＴのゲートは、ゲート制御電圧ＢＧＡＴＥに結合される。ＢＧＡＴＥは制御回路（図示せず）から供給される。

入力電圧から出力電圧を供給するための応用において、回路１００を含むＥヒューズ回路が、入力電源、負荷デバイス、及び費用のかかるＦＥＴデバイスを、過電流状態に起因する破損から保護するように配される。ＨＳ－ＦＥＴを介して流れる電流を感知することによって、Ｅヒューズにおける制御回路は、ゲート制御信号ＨＧＡＴＥを用いてトランジスタＨＳ－ＦＥＴを遮断することが可能である。電流を制限すること又は電流を遮断することは、ＨＳ－ＦＥＴ及び負荷を保護するために行われる。

図１において、回路１０１は電流感知デバイスＳＥＮＳＥ ＦＥＴを含む。電流感知デバイスは、ブロッキングデバイスＢ－ＦＥＴと同じゲート電圧ＢＧＡＴＥと、及び、ドレイン端子において同じ電圧ＶＭＩＤと結合される。感知ＦＥＴは同じ基板上にあり、ブロッキングデバイスＢ－ＦＥＴと同じ半導体プロセスを用いて構築されるため、ＳＥＮＳＥ－ＦＥＴを介して流れる電流は、ブロッキングデバイスＢ－ＦＥＴを介して流れる負荷電流ＩＬに比例するはずである。しかしながら、実際には、図１に示されるような従来の構成において、感知電流「Ｉｓｅｎｓｅ」は、特にソース電圧（Ｖｇｓ）へのゲートが小さいとき、精度が不足する。ＳＥＮＳＥ ＦＥＴ（これは、ＨＳ－ＦＥＴ及びブロッキングデバイスＢ－ＦＥＴよりもデバイスサイズがかなり小さくされている）についての閾値電圧は、すべての条件下で、ブロッキングトランジスタＢ－ＦＥＴについての閾値電圧に合致しないため、精度の不足が生じる。

回路１０１の重要な態様が、現在の電力ＦＥＴ技術によって決定される。近年、垂直ＦＥＴプロセスを用いて作られる低抵抗ＭＯＳＦＥＴデバイスの開発により、回路性能が向上してきている。電力応用において、従来のデバイスタイプ（例えば、バイポーラトランジスタ、ＤＭＯＳ ＦＥＴなどの横方向ＦＥＴ、及び従来のトレンチＦＥＴ）が、こういったデバイスに急速に置換されてきている。例示の改良型ＦＥＴデバイスは、テキサス・インスツルメンツ・インコーポレーテッドによって提供されるＮｅｘＦＥＴ（商標）技術デバイスである。「ＮｅｘＦＥＴ」は電力ＭＯＳＦＥＴに対してテキサス・インスツルメンツ・インコーポレーテッドが所有する商標である。ＮｅｘＦＥＴ（商標）デバイスは、超低オン抵抗Ｒｄｓｏｎを有し、高デバイス性能を有し、ロバストであり、相対的に小さいシリコンエリアを備えるデバイスであり、これらのデバイスは、例えば１００ボルトまでの電圧など、非常に高い電圧及び電流を搬送し得る。実施形態は、ＮｅｘＦＥＴ（商標）デバイスを用いて、他の電力ＦＥＴ技術を用いて、垂直ＦＥＴを用いて、及び他のＦＥＴ配置を用いて実装され得る。

図１において、電力トランジスタ回路１０１は、ＦＥＴデバイスのすべてを含む単一の半導体基板上に実装され得る。しかしながら、垂直ＦＥＴを用いて効率的に図１におけるデバイスを形成するために、ＦＥＴトランジスタの１つの端子に共通基板ノードＶＭＩＤが結合される。図１において、ｅヒューズ１０１における３つのデバイスＢ－ＦＥＴ、ＨＳ－ＦＥＴ、及びＳＥＮＳＥ ＦＥＴのドレインはすべて、ノードＶＭＩＤにおいて基板に結合される。ドレインは垂直ＦＥＴ構造の底部において基板に結合されるため、「ドレインダウン」構成と呼ばれる。この共通ドレイン構成は、用いることのできる電流感知回路配置を制限する。したがって、感知された電流Ｉｓｅｎｓｅの精度を広い範囲の状態にわたって向上させるために、付加的な改良が必要である。実施形態は、垂直ＦＥＴデバイスと共に形成される配置に適用可能である。

次に、従来のＦＥＴ電流感知手法の検討を示す。図２は、電流感知及び電流制限を備える従来の電源回路２００を示す。図２において同様に示されている構成要素は、電力回路１００（図１）の要素と同様の機能を行う。例えば、図１においてＨＳ－ＦＥＴと示されるハイサイドデバイスは、図２のハイサイドトランジスタＨＳ－ＦＥＴと同様に動作する。

図２において、２０１と番号付けされた電流感知経路（ＳＥＮＳＥ ＰＡＴＨと示される）が、２０３と番号付けされた電流経路（ＰＯＷＥＲ ＰＡＴＨと示される）と並列に結合されて示されている。感知経路２０１において、入力電圧ＶＩＮは、感知トランジスタＳＥＮＳＥ ＦＥＴのソース端子に結合され、感知トランジスタＳＥＮＳＥ ＦＥＴは、（デバイスＷ／Ｌエリアを用いて）電力ＦＥＴより小さくスケーリングされ得る。様々なスケーリングファクタが用いられ得る。ＳＥＮＳＥ ＦＥＴのドレインは、電流ＩＭＯＮ（監視電流）をフィードバックトランジスタ２０９に供給するように結合される。演算増幅器（オペアンプ）２０７がコンパレータとして結合される。演算増幅器２０７の出力は、正端子及び負端子における電圧の差に応答して変化する。感知トランジスタＳＥＮＳＥ ＦＥＴのソースは、オペアンプ２０７の正の入力端子（図２では「＋」符号として示される）に結合される。オペアンプ２０７の負端子（図２では「－」符号として示される）は、ブロッキングトランジスタＢ－ＦＥＴとハイサイドトランジスタＨＳ－ＦＥＴとの間の共通ドレイン端子ＶＭＩＤに結合される。ハイサイドトランジスタＨＳ－ＦＥＴは、ノードＶＩＮにおいて結合される入力電圧源から、出力端子ＶＯＵＴに、及びＶＯＵＴに結合される負荷（明確にするために図示せず）に、負荷電流ＩＬを搬送する。

オペアンプ２０７は、フィードバック構成でフィードバックトランジスタ２０９を用いて結合される。演算増幅器２０７への入力において仮想接地状態が存在する。動作において、オペアンプ２０７は、正及び負の端子（図２において「＋」及び「－」と示される）における電圧を等しく維持するために、フィードバックトランジスタ２０９のゲートにおいて電圧を調節する。電流ＩＭＯＮは負荷電流ＩＬに比例することになる。こういった比例は、感知トランジスタＳＥＮＳＥ－ＦＥＴと、ＨＳ－ＦＥＴなどの電力トランジスタとの間のスケーリングによって決定される。一例において、スケーリングは、感知電流が負荷電流ＩＬの１／１０００であるようにされるが、他のスケールファクタも用いられ得、負荷電流に対する感知電流の大きさは、そのスケールファクタに対応して変化する。

動作において、電流制限ブロック２１１は、ハイサイドトランジスタＨＳ－ＦＥＴを制御する。ハイサイドトランジスタＨＳ－ＦＥＴが電流ＩＬを負荷へと送達しているとき、電力経路２０３におけるブロッキングトランジスタＢ－ＦＥＴのドレインソース間電圧は、感知トランジスタＳＥＮＳＥ ＦＥＴのドレインソース間電圧に等しくなる。これらのドレイン電圧が等しくない場合、演算増幅器２０７は、ドレイン電圧が等しくなるまでフィードバックトランジスタ２０９のゲートにおける電圧を変更する。デバイスＳＥＮＳＥ ＦＥＴ及びＢ－ＦＥＴをマッチさせることにより、デバイスを通して流れる電流をデバイスのサイズ比に比例させることができる。これが真であるのは、デバイスがマッチされ、両方のデバイスのソース端子が同じ電位（ＶＩＮ、入力供給電圧）にあり、ゲート端子がどちらも同じゲート制御電圧ＢＧＡＴＥに連結されているためである。これら２つのデバイスが同じ（比例する）電流を搬送しているとき、ドレイン電圧も等しくなる。

図２において、電流ＩＭＯＮは、電力トランジスタ回路を制御し、電流制限を提供するために用いられ得る出力電圧を端子ＶＭＯＮにおいて提供する。出力端子ＶＭＯＮは、抵抗器ＲＭＯＮに対しユーザ決定値を提供することによって電流制限を制御するために用いられ得る。抵抗器ＲＭＯＮをサイジングすることによって、電流ＩＭＯＮに比例する監視電圧ＶＭＯＮが展開され得る。監視電圧ＶＭＯＮは、電流制限制御ブロック２１１によって観察され得る。ハイサイドトランジスタＨＳ－ＦＥＴに結合されるゲート電圧信号ＨＧＡＴＥは、電流制限ブロック２１１によって出力される。電圧ＶＭＯＮが閾値又は基準電圧を超えるとき、電流制限ブロック２１１は、ゲート電圧ＨＧＡＴＥを制限又は低減することが可能であり、ハイサイドトランジスタＨＳ－ＦＥＴを介して負荷へと流れる負荷電流ＩＬを低減すること、或いは停止することが可能な場合もある。ユーザ、又はシステム内のコントローラが用いるために、電力制限状況が発生している旨の指示を与えるための付加的な任意出力が作られ得る。電圧ＶＭＯＮは、負荷電流ＩＬに比例する、システム内を流れる電流ＩＭＯＮを観察するために結合され得る。

回路２００における接続は、感知トランジスタＳＥＮＳＥ ＦＥＴのドレイン端子及び電力トランジスタＢ－ＦＥＴ及びＨＳ－ＦＥＴのドレイン端子が物理的に分離していることを必要とする。しかしながら、電力応用のためにつくられている垂直ＦＥＴデバイス（ＮｅｘＦＥＴ（商標）デバイスなど）において、電力集積回路上のトランジスタは、図１に示されるノードＶＭＩＤなどの共通基板ノードに結合される、１つの電流搬送端子（ソース又はドレインのいずれか）を有する。したがって、従来の回路２００は、これらの改良型電力デバイスにおける電流を感知するために用いることができない。

図３は、別の従来の電力回路３００の図である。図３において同様に示される構成要素は、電力回路２００（図２）の要素と同様の機能を行う。例えば、図３におけるトランジスタＨＳ－ＦＥＴは、図２のトランジスタＨＳ－ＦＥＴと同じ機能を行う。電力回路３００が電力回路２００（図２を参照）と異なるのは、感知トランジスタＳＥＮＳＥ ＦＥＴ、ブロッキングトランジスタＢ－ＦＥＴ、及びハイサイドトランジスタＨＳ－ＦＥＴが、ノードＶＭＩＤにおいて共通ドレイン接続を有するという点である。この共通ドレイン接続のため、これらのトランジスタはドレインダウン垂直ＦＥＴデバイスにおいて実装され得る。

回路３００は、感知経路３０１及び電力経路３０３を含む。感知経路３０１において、オペアンプ３０７が仮想接地コンパレータ構成内にある。ＳＥＮＳＥ ＦＥＴのソース電圧は、演算増幅器３０７への正の入力端子におけるものであり、入力供給電圧ＶＩＮに結合されるブロッキングトランジスタＢ－ＦＥＴのソース電圧は、負の入力端子におけるものである。ＳＥＮＳＥ ＦＥＴ及びＢ－ＦＥＴの両方に対するゲート電圧は、制御電圧ＢＧＡＴＥに結合される。そのため、ＳＥＮＳＥ ＦＥＴ及びＢ－ＦＥＴはマッチされ、ＳＥＮＳＥ ＰＡＴＨにおいてＳＥＮＳＥ ＦＥＴを介して流れる電流ＩＳＥＮＳＥは、ブロッキングトランジスタＢ－ＦＥＴを介して流れる負荷電流ＩＬに比例することになる。

動作において、電流感知は、オペアンプ３０７の出力がフィードバックＦＥＴ３０９のゲートを制御する際に生じ、これは、電流ＩＳＥＮＳＥをレギュレートして負荷電流ＩＬをマッチさせる。ミラートランジスタ３１０が感知電流を監視電流ＩＭＯＮとして出力し、電流ＩＭＯＮに比例する出力電圧が出力端子ＶＭＯＮにおいて利用可能である。電圧ＶＭＯＮは、抵抗器ＲＭＯＮの値を選択することによって制御可能である。ユーザが、制限電圧を設定し、電流制限回路（図３では図示せず）を用いて電流を制限することが可能である。ハイサイドトランジスタＨＳ－ＦＥＴへのゲート信号は、電流制限回路によって制御可能であり、したがって、電流制限機能を提供することが可能である。

図３における従来の回路３００は、電圧ＶＣＰを提供するためにチャージポンプ（明確にするために図示せず）を必要とする。演算増幅器３０７は入力電圧ＶＩＮに結合される入力を有し、演算増幅器３０７への供給はＶＩＮより高い電圧である必要がある。このより高い電圧を供給するためにチャージポンプが必要とされ、これは、感知経路内を流れる電流ＩＳＥＮＳＥ、及び監視電流ＩＭＯＮを提供するためにも用いられる。電圧ＶＣＰ並びに電流ＩＳＥＮＳＥ及びＩＭＯＮを提供するためにチャージポンプを用いることは、望ましくない。チャージポンプは大きな電力及びシリコンエリアを必要とし、相対的に非効率的であり、製造に費用がかかる。

図４は、電流感知及び電流制限を含む電力回路４００についての回路図である。同様に、図４に示される構成要素は、電力回路３００（図３）の要素と同様の機能を行う。例えば、図４におけるハイサイドトランジスタＨＳ－ＦＥＴは、図３におけるハイサイドトランジスタＨＳ－ＦＥＴと同様に動作する。

図４において、ＰＯＷＥＲ ＰＡＴＨ４０１は、入力端子ＶＩＮにおける入力電圧を、負荷（図示せず）が負荷電流ＩＬを受け取る出力端子ＶＯＵＴに結合するための、ハイサイドトランジスタＨＳ－ＦＥＴを含む。図４において、電力経路は、ゲート制御電圧Ｂ－ＧＡＴＥによって制御されるブロッキングトランジスタＢ－ＦＥＴを含む。Ｂ－ＦＥＴトランジスタの固有ボディダイオード（図を簡略にするために図示せず）は、出力端子における電圧が入力端子ＶＩＮにおける電圧を超えるとき、出力端子ＶＯＵＴから入力端子ＶＩＮへと電流が流れるのを防止する。

図４において、ＳＥＮＳＥ ＰＡＴＨ４０３は感知回路要素を含む。この従来の回路において、電流感知は、ハイサイドトランジスタＨＳ－ＦＥＴをマッチさせるために結合されるトランジスタＳＥＮＳＥ ＦＥＴによって成される。ハイサイドトランジスタＨＳ－ＦＥＴは、ＨＳ－ＦＥＴ及び感知トランジスタＳＥＮＳＥ－ＦＥＴの両方にゲート制御信号ＨＧＡＴＥを提供する、４１３と示される電流制限増幅器Ａ２によって制御される。

電流感知回路要素は、入力端子において仮想接地回路と結合されるオペアンプ４０７を含む。感知トランジスタＳＥＮＳＥ－ＦＥＴのドレイン端子は正の入力端子に結合し、ハイサイドトランジスタＨＳ－ＦＥＴのドレイン端子は負の入力端子に結合される。オペアンプ４０７は、フィードバックトランジスタとしてのトランジスタＭ３を備えるフィードバック構成内にある。

動作において、感知回路要素４０３は、ハイサイドトランジスタＨＳ－ＦＥＴ及び感知トランジスタＳＥＮＳＥ－ＦＥＴについてのドレインソース間電圧をマッチさせることによって、負荷電流ＩＬを感知する。演算増幅器４０７は、フィードバックトランジスタＭ３を介する電流を制御するために用いられる。電流ＩＳＥＮＳＥは、負荷電流ＩＬに比例してマッチすることになる。

図４において、回路４００は、ノードＶＭＩＤにおける共通ドレイン接続を備える、ブロッキングトランジスタＢ－ＦＥＴ、ハイサイドトランジスタＨＳ－ＦＥＴ、及び電流感知トランジスタＳＥＮＳＥ－ＦＥＴを用いる。ドレイン端子が結合されるため、これら３つのＦＥＴデバイスは、ＮｅｘＦＥＴ（商標）デバイスなどにおけるドレインダウン構成における基板において共に結合されるドレインを備える垂直ＦＥＴデバイスにおいて実装され得る。

しかしながら、図４の構成において、ＳＥＮＳＥ ＦＥＴトランジスタによって出力される電流Ｉｓｅｎｓｅの精度は制限される。感知トランジスタＳＥＮＳＥ ＦＥＴは、ＨＳ－ＦＥＴのためにゲート接続ＨＧＡＴＥに結合されるゲート端子を有する。電流制限状況において、ユーザ指定の抵抗器ＲＭＯＮの電圧は基準電圧Ｖｒｅｆと比較される。抵抗器ＲＭＯＮを介する電流が電流制限を上回る場合、電圧ＶＭＯＮは基準電圧Ｖｒｅｆを超え、電流制限増幅器４１３は、ゲート電圧ＨＧＡＴＥを低減させることによって、ＨＳ－ＦＥＴを介する電流を制限する。ＨＧＡＴＥが低減されると、感知トランジスタＳＥＮＳＥ ＦＥＴにおけるゲート電圧は低減され、感知トランジスタのゲートソース間電圧（Ｖｇｓ）を低下させる。ゲートソース間電圧が低い場合、感知トランジスタＳＥＮＳＥ ＦＥＴとハイサイドトランジスタＨＳ－ＦＥＴとの閾値マッチングは不十分であり、したがって、感知される電流の精度は不十分である。特に電流制限状況において、感知される電流の精度が最も重要であるとき、図４における従来の回路は精度に欠けるものである。

図５は、ハイサイド電力応用に有用な実施形態の電力感知回路についての回路図である。同様に示される構成要素は、電力回路４００（図４）の要素と同様の機能を行う。例えば、図５におけるブロッキングトランジスタＢ－ＦＥＴは、図４におけるＢ－ＦＥＴデバイスと同様に動作する。図５において、感知経路５０３が示されている一方で、対応する電力経路５０１の一部が示されている。図５において完全な電力経路は示されていないが、以下で更に説明する。実施形態の特徴は、ＮｅｘＦＥＴ（商標）デバイス及び他のＦＥＴデバイスと共に形成される配置に適用可能であり、実施形態は如何なる特定タイプのＦＥＴデバイスにも限定されない。

図５において、回路は、供給電圧ＶＩＮを受け取るための入力端子と共通ノードＶＭＩＤとの間に直列に結合される、第１の電流導通端子と第２の電流導通端子との間に電流導通経路を備える、ブロッキングトランジスタＢ－ＦＥＴを含む。図５において、第１の電流導通端子はトランジスタＢ－ＦＥＴのソース端子であり、第２の電流導通端子はトランジスタＢ－ＦＥＴのドレイン端子である。ブロッキングトランジスタは、信号ＢＧＡＴＥに結合されるゲート制御端子を有する。感知トランジスタＳＥＮＳＥ－ＦＥＴは、共通ノードＶＭＩＤに結合される第１の電流導通端子と、感知電流出力Ｉｓｅｎｓｅを提供するために結合される第２の電流導通端子との間に電流導通経路を有する。感知トランジスタＳＥＮＳＥ－ＦＥＴのゲートは、ゲート制御電圧ＢＧＡＴＥに結合される。

図５において、電流感知はブロッキングトランジスタＢ－ＦＥＴにわたる。感知トランジスタＳＥＮＳＥ－ＦＥＴはブロッキングトランジスタＢ－ＦＥＴとマッチされる。演算増幅器５０７は、「－１」の利得を有するユニティゲイン増幅器として構成される。図５において「ｖｄ１」と示されるブロッキングトランジスタＢ－ＦＥＴのドレインソース間電圧は、「ｖｄ２」と示されるＳＥＮＳＥ－ＦＥＴについてのドレインソース間電圧に付加される。演算増幅器５０７は、等式ｖｄ２＝ｖｄ１×（Ｒ２／Ｒ１）が満たされるまで、フィードバックトランジスタＦＢ－ＦＥＴについてのゲート電圧を調節する。演算増幅器５０７について説明するユニティゲインは、抵抗器Ｒ１及びＲ２が同じ値を有するものと仮定するが、代替の実施形態において、抵抗器Ｒ１対抵抗器Ｒ２の比を変更することによって、等式によって示されるように、オペアンプ５０７についての利得に付加的な調節を提供し得る。１未満のＲ２対Ｒ１の比を用いることによって、付加的なスケーリングが達成され得、より小さな感知電流、及び対応する電力消費の削減が可能となる。

動作において、感知トランジスタＳＥＮＳＥ－ＦＥＴを介して流れる電流は、負荷電流ＩＬ（１／１０００スケーリングファクタなどの、デバイスサイズ比によってスケーリングされる）に比例する。感知電流は、演算増幅器５０７及びフィードバックトランジスタＦＢ－ＦＥＴの使用に起因して、より正確である。演算増幅器は、負荷電流ＩＬを搬送するブロッキングトランジスタＢ－ＦＥＴについてのドレインソース間電圧ｖｄ１と、その電流導通経路を介して感知電流を搬送する感知トランジスタＳＥＮＳＥ－ＦＥＴについてのドレインソース間電圧ｖｄ２との間の、任意の電圧差に応答して、フィードバックトランジスタＦＢ－ＦＥＴのゲート電圧を調節する。端子ＶＭＯＮにおける電圧は、感知電流に起因し、したがって負荷電流ＩＬに比例する電圧を提供する。抵抗器ＲＭＯＮの値は、所与の監視電流ＩＭＯＮについての電圧を変更するように調節することが可能であり、電圧ＶＭＯＮを用いて、電流制限回路（図示せず）が用いるための制限電流を設定することが可能である。

図５の実施形態は、ブロッキングトランジスタＢ－ＦＥＴ及び感知トランジスタＳＥＮＳＥ－ＦＥＴに対し共通ドレインノードＶＭＩＤを提供する。この共通接続は、ハイサイドＦＥＴ（図５には図示していないが、下記で更に説明する）のドレインを含むように更に拡張可能である。ドレイン端子は共通ノードにおいて接続されるため、これら３つのＦＥＴは、ＮｅｘＦＥＴ（商標）デバイスなどの垂直ＦＥＴデバイス上に実装され得る。図５の実施形態では、負荷電流を感知するためにブロッキングトランジスタＢ－ＦＥＴが用いられるため、感知される電流Ｉｓｅｎｓｅの精度は高い。ブロッキングトランジスタＢ－ＦＥＴは、ハイサイドトランジスタ（図示せず）へのゲート電圧とは無関係であるゲート電圧Ｂ－ＧＡＴＥを有する。電流制限状況が生じるとき、ゲート電圧Ｂ－ＧＡＴＥは変化しないため、負荷電流を制限するためにハイサイドゲート電圧が制御されているときであっても、感知トランジスタ及びブロッキングトランジスタＢ－ＦＥＴ及びＳＥＮＳＥ ＦＥＴは、高ゲート電圧を有する。電流制御事象の間、Ｂ－ＦＥＴ及び感知トランジスタＳＥＮＳＥ－ＦＥＴについてのゲートソース間電圧は高いままであるため、感知トランジスタ及びブロッキングトランジスタが良好にマッチされ、どちらもゲート端子における電圧ＢＧＡＴＥによる動作の線形領域に保たれるので、感知される電流は正確なままである。図５の実施形態は、垂直ＦＥＴデバイスにおいて共通ドレインノードと共に用いられ得るが、実施形態は、横方向ＦＥＴデバイスなどの非垂直ＦＥＴデバイスと共に用いることも可能であり、演算増幅器及びフィードバックトランジスタの使用に起因して、部分的に正確な電流感知を提供する。

図６は、電源回路内に電流制限機能を提供するための、図５における電流感知配置の使用を示す、実施形態電力回路６００についての回路図である。図６において同様に示される構成要素は、回路５０３（図５）の対応する要素と同様の機能を行う。例えば、図６におけるブロッキングトランジスタＢ－ＦＥＴは、図５におけるブロッキングトランジスタＢ－ＦＥＴと同様に動作する。

図６において、ＰＯＷＥＲ ＰＡＴＨ６０１は、端子ＶＩＮにおいて出力端子ＶＯＵＴに結合される入力電圧源から電流及び電圧を供給するために結合される、ハイサイドトランジスタＨＳ－ＦＥＴ及びブロッキングトランジスタＢ－ＦＥＴを含む。負荷電流ＩＬは出力端子ＶＯＵＴに結合される負荷（図示せず）へと流れる。ＰＯＷＥＲ ＰＡＴＨ６０１は、図５の実施形態と同様に配される構成要素を含み、電流制限増幅器６１３を更に含む、ＳＥＮＳＥ ＰＡＴＨ６０３に結合される。演算増幅器６０７は、図５に関連して上記で説明したように、抵抗器Ｒ１及びＲ２が同じ値を有するとき、－１の利得を有するユニティゲイン構成で結合される。この利得は、Ｒ２／Ｒ１の比を変更し、付加的な調節を提供することによって、改変し得る。図６において、抵抗器ＲＭＯＮは、調節可能値抵抗器を用いて実装されるように示される。抵抗器ＲＭＯＮの値を調節することによって、端子ＶＭＯＮに現れる電圧を調節することが可能である。監視電圧ＶＭＯＮを、選択される制限電流について基準電圧Ｖｒｅｆより大きい電圧に設定することによって、電流制限機能を実装することが可能である。代替の実施形態において、制限を調節するために、基準電圧Ｖｒｅｆを調節することも可能である。

動作において、ハイサイドトランジスタＨＳ－ＦＥＴが、出力端子ＶＯＵＴに結合される負荷（図示せず）へ電流ＩＬを送達しているとき、電流Ｉｓｅｎｓｅは負荷電流ＩＬに比例する。その比率は、ブロッキングトランジスタＢ－ＦＥＴと感知トランジスタＳＥＮＳＥ－ＦＥＴとの間のデバイスエリア（Ｗ／Ｌ）比によって決定される。一例において、スケールは１０００であるため、電流Ｉｓｅｎｓｅは負荷電流ＩＬの１／１０００となる。付加的な実施形態において、他のスケーリングファクタを用いられ得る。抵抗器Ｒ１対Ｒ２の比は、付加的なスケーリングを提供する。５対１の比を用いられ得、又は、１対１とは異なる他の比を用いられ得る。

電圧監視端子ＶＭＯＮにおける電圧が基準電圧Ｖｒｅｆを超えると、電流制限増幅器６１３は、出力端子ＶＯＵＴにおいて負荷に流れる電流を制限する。この制御は、ゲート電圧制御信号ＨＧＡＴＥを改変することによって成される。ハイサイドトランジスタのゲート制御信号ＨＧＡＴＥが制御されるため、電流制限事象の間、ゲート制御電圧ＢＧＡＴＥは同じままである一方で、ＨＧＡＴＥ電圧が変化するとき、及びハイサイドトランジスタのゲートソース間電圧ＨＧＡＴＥが閾値電圧Ｖｔに近付いているときであっても、感知された電流Ｉｓｅｎｓｅの精度には影響がない。

例示の実装において、ブロッキングトランジスタＢ－ＦＥＴ、ハイサイドトランジスタＨＳ－ＦＥＴ、及び感知トランジスタＳＥＮＳＥ－ＦＥＴは、「ドレインダウン」構成を有する垂直ＦＥＴ半導体デバイス上に形成され、そのため、ノードＶＭＩＤは半導体基板に結合される。演算増幅器６０７及び電流制限増幅器６１３は、別個の従来のＣＭＯＳ半導体デバイス上に実装可能である。抵抗器Ｒ１及びＲ２は、ＣＭＯＳデバイス上に形成され得、又は代替として、外部抵抗器を用いて提供され得る。調節可能抵抗器ＲＭＯＮは、特定の応用に対して設計者によって提供され得、固定、調節可能、又はプログラム可能な値を有し得る。基準電圧Ｖｒｅｆも、固定又は調節可能な値であり得、代替として、この値は、事前にプログラムされた電圧レベルから選択され得る。

図７は、電流ブロッキングのない応用例に対して配される別の実施形態の回路７００についての回路図である。図７はブロッキングトランジスタを有さない。一応用例において、電流は、或る状況において、出力端子ＶＯＵＴから入力端子ＶＩＮへと流れ得るようにされ得る。図７の実施形態は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間に結合される電流導通経路を備える、Ｈ－ＦＥＴと示されるハイサイドトランジスタを含む。図７において、Ｈ－ＦＥＴは、ＮｅｘＦＥＴ（商標）デバイスなどの「ソースダウン」垂直ＦＥＴデバイスと互換性がある実施形態を提供する。他の電力ＦＥＴデバイスも用いられ得る。図７において、ハイサイドトランジスタＨ－ＦＥＴ及び感知トランジスタＳＥＮＳＥ－ＦＥＴはどちらも第１の電流導通端子を有し、それぞれのソース端子は共通ソース回路において共に結合され、そのため、これらのＦＥＴは、基板におけるソース端子を備える「ソースダウン」垂直ＦＥＴデバイスにおいて実装され得る。

図７において、電力経路７０１は、供給電圧のための入力端子ＶＩＮと、負荷を回路に結合するための出力端子ＶＯＵＴとの間に結合される、ハイサイドトランジスタＨ－ＦＥＴのみを含む。負荷電流ＩＬが、トランジスタＨ－ＦＥＴを介して出力端子ＶＯＵＴへ流れる。

制御信号ＨＧＡＴＥが、トランジスタＨ－ＦＥＴについてゲート電圧を制御する。ＳＥＮＳＥ ＰＡＴＨ７０３は、ユニティゲイン構成のオペアンプ７０７、抵抗器Ｒ１及びＲ２、並びに、オペアンプ７０７の出力に結合されるゲート端子と結合されるフィードバックトランジスタＦＢ－ＦＥＴを含む。正端子及び負端子にわたる「ｖｄ１」と示される、Ｈ－ＦＥＴトランジスタについてのドレインソース間電圧を有するオペアンプ７０７を備える閉ループが存在する。増幅器は、感知トランジスタＳＥＮＳＥ－ＦＥＴのドレインソース間電圧「ｖｄ２」を受け取るノードに対して、この電圧を反映する。オペアンプ７０７は、等式ｖｄ２＝ｖｄ１×Ｒ２／Ｒ１を真にするために、フィードバックトランジスタＦＢ－ＦＥＴへのゲート電圧を調節する。ＳＥＮＳＥ－ＦＥＴがＨ－ＦＥＴと同じドレインソース間電圧を有するとき、感知電流Ｉｓｅｎｓｅは負荷電流ＩＬに比例する。この比率は、上記で説明する実施形態のように、Ｈ－ＦＥＴデバイス及び感知トランジスタＳＥＮＳＥ－ＦＥＴのデバイスエリア比によって決定される。一例において、比率は１／１０００であり、そのため、感知電流Ｉｓｅｎｓｅは、負荷電流ＩＬの１／１０００にスケーリングされる。

動作において、集積回路の外部にある監視抵抗器ＲＭＯＮの値が、電圧ＶＭＯＮを設定する。負荷電流を制御するために、ＶＭＯＮ及び基準電圧と共に、ゲート電圧ＨＧＡＴＥ（図７には図示せず）を制御する電流制限回路が用いられ得る。

図７の実施形態の回路配置の利点は、感知トランジスタ及びハイサイドトランジスタＨ－ＦＥＴが、例えば「ソースダウン」デバイスなど、基板において共通ソースノードを用いる垂直ＦＥＴ技術において実装可能なことである。しかしながら、感知トランジスタＳＥＮＳＥ－ＦＥＴのゲート電圧は、ハイサイドトランジスタＨ－ＦＥＴのゲート電圧と同じノードにあるため、低ゲート電圧条件で感知された電流の精度は、他の実施形態に比べて低減される。電流制限に達し、負荷電流ＩＬを制限するために電圧ＨＧＡＴＥが低減されると、２つのデバイスＳＥＮＳＥ－ＦＥＴ及びＨ－ＦＥＴはもはや緊密してマッチされず、感知電流は負荷電流ＩＬを正確に追跡しなくなる。

実施形態は、電流を負荷に送達するＦＥＴに対して電流制限機能を提供するために用いられ得る電流監視出力を提供する。負荷電流が突然上昇する場合、上記で説明した回路は、損傷を防ぐために電力トランジスタ電流導通経路を遮断するために充分に高速ではない可能性がある。これは、出力が突然接地に短絡される場合、又は、負荷デバイスにおいて短絡が生じる場合に起こり得る。

図８は、高速トリップコンパレータを備え、回路の電力経路を急速に遮断するために用いられ得る高速トリップ出力信号を有する、代替の実施形態８００についての回路図である。高速トリップ出力信号は、負荷電流を安全レベルまで制限するために用いることもできる。高速トリップコンパレータ回路は、負荷電流が電流制限の値の倍数を超えるときトリガする。通常は、電流制限と共にスケーリングする短絡閾値（高速トリップコンパレータをトリガするために用いられる倍数）を有することが望ましい。一例として、短絡電流閾値は、電流制限の２倍となるように設定され得る。例示の実施形態において、電流制限が増加する場合、短絡電流は、電流制限の増加と同じスケールで増加し得る。

図８において、ＰＯＷＥＲ ＰＡＴＨ８０１は、入力電圧ＶＩＮのための端子と出力電圧ＶＯＵＴを出力するための出力端子との間で直列に電流導通経路と結合される、ブロッキングトランジスタＢ－ＦＥＴ及びハイサイドトランジスタＨＳ－ＦＥＴを含む。負荷（図示せず）が、トランジスタＢ－ＦＥＴ及びＨＳ－ＦＥＴを介して流れる負荷電流ＩＬを受け取ることができる。ＳＥＮＳＥ ＰＡＴＨ８０３において、感知トランジスタＳＥＮＳＥ ＦＥＴが、ブロッキングトランジスタＢ－ＦＥＴとマッチするように結合され、共通ドレインノードＶＭＩＤにおけるドレイン端子を有し、ブロッキングトランジスタＢ－ＦＥＴのゲートと共にゲート制御信号ＢＧＡＴＥに結合されるゲート端子を有する。

電流制限増幅器８１１が、値３Ｒを有する抵抗器Ｒ１を介してブロッキングトランジスタＢ－ＦＥＴのソース端子にも結合されるノード（Ｂ）に結合される。電流制限増幅器８１１は、ノード（Ａ）において、共通ドレインノードＶＭＩＤに、及びブロッキングトランジスタＢ－ＦＥＴのドレインにも結合される。そのため、差動増幅器８１１へのこれら２つの入力は、ブロッキングトランジスタＢ－ＦＥＴのドレインソース間電圧を受け取るように結合される。感知トランジスタＳＥＮＳＥ－ＦＥＴは、電流ＩＬｉｍｉｔを出力するように結合される。感知トランジスタのソース端子及びゲート端子は、同様に、ブロッキングトランジスタＢ－ＦＥＴのソース端子及びゲート端子と結合されるので、上記で説明したように、感知電流ＩＬｉｍｉｔは負荷電流ＩＬに比例する。電流制限増幅器８１１の出力は、ハイサイドトランジスタＨＳ－ＦＥＴのゲート端子を制御する。

図８の実施形態は、監視出力ＶＭＯＮを提供する代わりに、負荷電流ＩＬを、演算増幅器８１５、基準電圧Ｖｒｅｆ、トランジスタ８１７、及び制限抵抗器Ｒｌｉｍによって設定される特定の制限電流ＩＬｉｍｉｔに制限するように配される。この回路は、電圧電流コンバータとして働き、制限電流ＩＬｉｍｉｔを電流レベルＶｒｅｆ／Ｒｌｉｍに等しくなるように設定する。負荷電流が制限電流ＩＬｉｍｉｔまで上昇すると、ハイサイドトランジスタＨＳ－ＦＥＴを介して電流制限増幅器８１１によって形成された制御ループはアクティブになり、制御信号ＨＧＡＴＥを用いるハイサイドＦＥＴのゲートにおける電圧の低減を開始し、そのため負荷電流ＩＬを制御し、それがそれ以上上昇しないようにする。

動作において、電流制限増幅器８１１は、電流制限が満たされるときＨＳ－ＦＥＴのゲート信号ＨＧＡＴＥを変更することによって、電流ＩＬを電流ＩＬｉｍｉｔにマッチするように制御する。また、図８の実施形態は高速トリップ機能を提供する。高速トリップコンパレータ増幅器８１３は、トランジスタのためのドレイン端子である共通ノード（Ａ）における電圧を、ノード（Ｃ）における電圧と比較する。ノード（Ｃ）は、抵抗器ディバイダを用いて作成される電圧である。図８において、抵抗器Ｒ１は３Ｒの値を有し、抵抗器Ｒ２は、Ｒ２Ａ（＝Ｒ）＋Ｒ２Ｂ（＝２Ｒ）の直列抵抗を用いて実装される。図８に示されるように、抵抗器Ｒ１及びＲ２は等しくされ得る。抵抗器Ｒ２を形成するためのラダーにおける２つの抵抗Ｒ２Ａ及びＲ２Ｂの使用により、高速トリップコンパレータ増幅器８１３によって用いるためのノード（Ｃ）における電圧がつくられる。

図９は、一実施形態において用いるための高速トリップコンパレータ回路についての動作を更に説明するための、簡略化された回路図を図示する。図９において、図８のものと同様の構成要素には同様の参照ラベルが用いられる。例えば、図９におけるコンパレータ９１３は、図８におけるコンパレータ８１３に対応する。

図９において、値４Ｒの抵抗器（Ｒ１の直列抵抗（＝３Ｒ））及び抵抗器Ｒ２Ａ（＝Ｒ）を含む抵抗器ラダー、ブロッキングトランジスタＢ－ＦＥＴ、並びに感知トランジスタＳＥＮＳＥ－ＦＥＴは、ホイートストンブリッジを形成する。コンパレータ９１３は、ノード（Ｃ）における電圧がノード（Ａ）における電圧を超えるときトリガされる。通常、負荷電流ＩＬは、ノード（Ａ）における電圧がノード（Ｃ）における電圧を超えるものとなる。負荷電流ＩＬが突然急増する事象では、ノード（Ａ）における電圧は（ノード（Ｃ）における電圧と比較して）急降下する。コンパレータ９１３は、出力信号ＦＡＳＴ ＴＲＩＰ Ｏ／Ｐにおける信号に応答し得る。図９において、抵抗器ラダーにわたる例示の電圧降下は３０ミリボルトとして示され、ブロッキングトランジスタＢ－ＦＥＴにわたる対応する電圧降下は２０ミリボルトである一方で、感知トランジスタは１０ミリボルトの降下を示す。負荷電流ＩＬは、ブロッキングトランジスタＢ－ＦＥＴを介して流れるが、感知トランジスタＳＥＮＳＥ－ＦＥＴは介さない。負荷電流ＩＬが突然増加するとき、高速コンパレータ９１３は、ブロッキングトランジスタＢ－ＦＥＴにわたるドレインソース間電圧が突然増加するとトリガし、ノード（Ａ）における電圧を低下させる一方で、同時に、ノード（Ｃ）における電圧は、増加した負荷電流ＩＬによる影響を受けない。

この特定の高速トリップ回路の例は、電流制限ＩＬｉｍｉｔのものの２倍の短絡電流閾値（すなわち、ＦＡＳＴ ＴＲＩＰ出力信号がアクティブになる電流）を達成する。例えば、電流制限が１アンペアの場合、高速トリップ信号ＦＡＳＴ ＴＲＩＰは、電流ＩＬが突然２アンペアを超えたときにトリガされ得る。これは、負荷電流ＩＬが、増幅器８１１を含む電流制限ループの応答時間より速く上昇し得るとき、図８における回路出力ＶＯＵＴにおいて突然の短絡が生じたときに起こり得る。抵抗器の配置及び値を変更することによって、異なる電流制限閾値が選択され得る。

図１０は、付加的な代替実施形態の回路１０００についての回路図である。図１０における参照ラベルは、同様の構成要素についての図８における参照ラベルと同様である。例えば、図１０における増幅器１００７は、図８における増幅器８０７と同様である。図１０において、負荷電流は、供給電圧を受け取るための端子ＶＩＮから出力端子ＶＯＵＴに、又は代替として、負荷電流が反対方向に流れ得る、いずれかの方向に流れ得る。或る応用において、ＶＩＮ及びＶＯＵＴの端子は、電流を受け取り得るか又は供給し得る２つのデバイスを結合し得る。例えば、ＵＳＢ－Ｃコネクタインターフェースが、２つのバッテリ作動デバイス間にあり得、電流がいずれかの方向に流れ得る。図１０の実施形態において、回路要素は、増幅器１００７を共有するように配される。増幅器１００７は、差動増幅器であり得、演算増幅器として実装され得る。回路のこの部分を共有することによって、シリコンエリア及び費用が低減される。しかしながら、下記で説明するように、電流の流れる方向に応じて、必要とされる電圧を増幅器１００７に結合するため付加的なトランジスタが用いられ得る。代替の実施形態において、付加的な増幅器を用いることが可能であるが、付加的なシリコンエリアが犠牲になる。

図１０において、ブロッキングトランジスタＢ－ＦＥＴ及びハイサイドトランジスタＨＳ－ＦＥＴは、入力端子ＶＩＮと出力端子ＶＯＵＴとの間の電流導通経路と結合される。負荷電流ＩＬは、電力経路１００１がアクティブであるとき、ブロッキングトランジスタＢ－ＦＥＴ及びハイサイドトランジスタＨＳ－ＦＥＴの両方を介して流れ得る。システム１０００は、感知トランジスタＳＥＮＳＥ－ＦＥＴ Ｂ及び感知トランジスタＳＥＮＳＥ－ＦＥＴ Ｈである、２つの電流感知トランジスタを有する。各感知トランジスタは、ノードＶＭＩＤにおいて電力トランジスタを備える共通ノードを有する。図１０の実施形態は「ドレインダウン」構成と互換性を有し、そのため、ブロッキングトランジスタＢ－ＦＥＴ、ブロッキング感知トランジスタＳＥＮＳＥ－ＦＥＴ Ｂ、ハイサイドトランジスタＨＳ－ＦＥＴ、及びハイサイド電流感知トランジスタＳＥＮＳＥ－ＦＥＴ Ｈのドレイン端子は、ノードＶＭＩＤに結合されることになる。したがって、ＰＯＷＥＲ ＰＡＴＨ１００１におけるデバイスは、ＮｅｘＦＥＴ（商標）などの垂直ＦＥＴ配置を備える半導体デバイスを用いて実装され得る。しかしながら、垂直ＦＥＴであるかどうかに関わらず、実施形態の電流感知回路要素と共に、他の電力ＦＥＴトランジスタを用いることもできる。離散的ＦＥＴデバイスも用いられ得る。

端子ＶＩＮにおける入力電圧が端子ＶＯＵＴにおける出力電圧より大きいとき、図１０における実施形態は、図８における実施形態と同様に動作する。ＳＥＮＳＥ ＰＡＴＨ １００３における感知回路は、増幅器１００７の１つの端子をブロッキングトランジスタＢ－ＦＥＴのソース端子に結合し、ブロッキングトランジスタＢ－ＦＥＴのソース端子は、抵抗器ネットワークＲ１、Ｒ２、及びトランジスタＭ５を用いて、端子ＶＩＮに結合される。回路が電流ＩＬがＶＩＮからＶＯＵＴへと流れる順方向に動作しているとき、信号ＲＶはこの例では「低」電位にある。増幅器１００７の反対側の端子は、トランジスタＭ６によって共通ドレインノードＶＭＩＤに結合され、トランジスタＭ６も信号ＲＶによって制御される。図１０の例示の実施形態において、トランジスタＭ５、Ｍ６、Ｍ７、及びＭ８は、Ｐチャネルトランジスタであり、「低」電位がゲート端子上にあるときアクティブである。これらのトランジスタは選択回路を形成し、選択回路は、制御信号ＲＶ、ＲＶ＿によって示されるような電流の方向に従って、演算増幅器１００７の正の端子への入力としてのＲ１とＲ２の間のノードと、ハイサイド感知ＦＥＴ ＳＥＮＳＥ ＦＥＴ－Ｈの出力との間で選択する。選択回路は、演算増幅器１００７の負の入力端子への入力について、電圧ＶＭＩＤと出力電圧端子ＶＯＵＴとの間で選択する。演算増幅器１００７は、電流が負荷電流ＩＬに比例して監視抵抗器ＲＭＯＮを介して流れるように維持するために、フィードバックトランジスタＦＢ－ＦＥＴ内を流れる電流を制御し得る。例示の実施形態において、増幅器１００７は、閉ループ構成で結合される演算増幅器である。

図１０の実施形態において、システム１０００はまた、負荷電流ＩＬが、方向を転換し、出力端子ＶＯＵＴから入力端子ＶＩＮに向かって流れるときに、電流を感知し得る。この構成において、電流ＩＬは、ハイサイドトランジスタＨＳ－ＦＥＴ及びブロッキングトランジスタＢ－ＦＥＴを介して、端子ＶＩＮに向かって流れる。この状況は、端子ＶＯＵＴにおける電圧が、端子ＶＩＮにおける電圧より大きい間に生じる。感知トランジスタＳＥＮＳＥ ＦＥＴ Ｈは、ハイサイドトランジスタのゲートにおける電圧と共通してそのゲートと結合され（信号ＨＧＡＴＥは両方のゲート端子に結合される）、両方のデバイスのドレインは、共通ドレインノードＶＭＩＤに結合される。したがって、感知トランジスタＳＥＮＳＥ ＦＥＴ－Ｈは、ハイサイドトランジスタＨＳ－ＦＥＴとマッチされる。ハイサイド感知トランジスタＳＥＮＳＥ ＦＥＴ－Ｈを介して流れる感知された電流は、ハイサイドトランジスタＨＳ－ＦＥＴを介して流れる負荷電流に比例する。別の選択回路が、トランジスタＭ１、Ｍ２、及びＭ３、Ｍ５から形成され、制御信号Ｒ＿及びＲに従って、ＳＥＮＳＥ ＦＥＴ－Ｂ出力とＳＥＮＳＥ ＦＥＴ－Ｈ出力との間で選択する。電流が、信号Ｒによって示されるように反対にされると、トランジスタＭ３、Ｍ４は、ハイサイド感知電流をフィードバックトランジスタＦＢ－ＦＥＴに結合し、感知された電流は監視端子ＶＭＯＮにおける電圧として観察され得る。演算増幅器１００７は、トランジスタＭ８によって（端子ＶＯＵＴに結合される）ハイサイドトランジスタのソースに結合され、一方、ハイサイドトランジスタのドレイン端子は、トランジスタＭ７によって増幅器１００７の反対側端子に結合される。トランジスタＭ７及びＭ８のどちらも、ゲート端子に結合される方向信号ＲＶを有する。トランジスタＭ３及びＭ４は、ゲート端子に結合される方向信号Ｒを有する。

信号ＲＶ及びＲＶ＿は、電流ＩＬが逆方向に流れているとき、ＶＭＩＤドメインの電圧にレベルシフトされることを示す方向信号である。信号Ｒ及びＲ＿は、ＶＯＵＴがＶＩＮより大きいとき、負荷電流ＩＲが逆方向に流れることを示す方向信号である。信号ＲＶ及びＲＶ＿は、演算増幅器１００７の正及び負の入力端子への信号を選択する第１の選択回路に結合される。信号Ｒ及びＲ＿は、フィードバックトランジスタＦＢ－ＦＥＴへの入力である感知電流を選択する第２の選択回路に結合される。

動作において、フィードバックトランジスタＦＢ－ＦＥＴを介して流れる感知された電流は、上記で説明した負荷電流に比例し、その比率は、感知トランジスタＳＥＮＳＥ ＦＥＴ＿Ｂ、ＳＥＮＳＥ ＦＥＴ－Ｈ、及び電力トランジスタＢ－ＦＥＴ及びＨＳ－ＦＥＴの間のデバイスエリア比によって決定される。一例において、感知トランジスタは電力トランジスタの１／１０００のデバイスサイズであり、したがって、感知電流は負荷電流ＩＬの１／１０００の大きさである。

負荷電流の方向を検出すること、並びに、適切な感知電流経路及び感知デバイスをイネーブルにすることによって、図１０の実施形態は、ＶＩＮ＞ＶＯＵＴで負荷電流がＶＩＮからＶＯＵＴに向かって流れる、及び、ＶＯＵＴ＞ＶＩＮで負荷電流がＶＯＵＴからＶＩＮに向かって逆方向に流れる、２つの条件について感知電流を提供し得る。

図１０において、信号Ｒ及びＲ＿、並びに、対応するレベルシフトされた信号ＲＶ及びＲＶ＿は、回路１０００の動作に必要とされる。図１１Ａは、方向信号Ｒ及びＲ＿を提供するための１つの配置についての回路図である。図１１Ｂは、信号ＲＶ及びＲＶ＿を生成するレベルシフト回路についての回路図である。

図１１Ａにおいて、電圧コンパレータ１１０１が、入力端子ＶＩＮにおける電圧を出力端子ＶＯＵＴにおける電圧と比較し、ＶＯＵＴがＶＯＮより高い電圧であるときを決定する。出力電圧ＶＯＵＴがより大きな電圧であるとき、信号Ｒがアクティブになり、電流が逆になっていることを示す。その後、反転信号である信号Ｒ＿が、単にインバータ１１０３によって出力される。図１１Ｂは、電圧ＶＭＩＤによって供給されるバッファを用いて、信号ＲをＶＭＩＤ電圧にシフトするレベルシフタのための回路である。バッファ１１０７は、信号Ｒ、ＲＶのレベルシフトされたバージョンを出力する。インバータ１１０９は電圧ＶＭＩＤも受け取り、反転された信号ＲＶ＿を出力する。電流バイアス１１１１が、レベルシフト回路に電流を提供する。実施形態と共に用いるためのレベルシフト回路について、他の配置も成され得る。

図１２は、実施形態Ｅヒューズシステムについてのブロック図である。図１２において、第１の集積回路１２０３が、単一デバイス内に電力トランジスタ及び感知トランジスタを含む。図１２の実施形態において、ブロッキングトランジスタ、ハイサイドトランジスタ、及び感知トランジスタを含む、Ｅヒューズシステムのための電力経路は、電力トランジスタ技術を用いて単一の半導体基板上に実装され得る。一例において、垂直ＦＥＴデバイスを用いられ得る。一例において、テキサス・インスツルメンツ・インコーポレーテッドからのＮｅｘＦＥＴ（商標）を用いられ得る。しかしながら、上記で説明した電流感知及び電流制限の実施形態は、他の電力ＦＥＴ技術と共に用いることもできる。実施形態を形成するために回路基板上の離散型ＦＥＴデバイスを用いることもできる。

図１２において、制御ＩＣ １２０１が、演算増幅器、抵抗器ディバイダ回路要素、及びフィードバックＦＥＴデバイス、上記で説明した感知経路デバイスを含み得る。感知された電流は、負荷電流よりも大幅に小さくなるようにスケーリング可能であるため、及び、演算増幅器を含む制御ＩＣ １２０１における回路要素は、通常の低電流ＩＣ供給電圧によって給電され得るため、制御集積回路１２０１を実装するために従来の高電圧低電流ＣＭＯＳ半導体デバイスが用いられ得る。低電流デバイスを用いることにより、システムコスト及び電力消費が低減される。

動作において、制御ＩＣ １２０１は、電力ＩＣ １２０３に、出力端子に結合される負荷（図示せず）に電流を供給させるために、ＢＧＡＴＥ及びＨＧＡＴＥ信号を供給し得る。電力ＩＣ １２０３は、出力端子と入力端子ＶＩＮにおける入力電圧との間に直列に結合される、電力トランジスタの電流導通経路を有し得る。負荷電流は電力ＩＣ上の感知トランジスタによって感知され得、感知された電流はＩＳＥＮＳＥ信号上に出力される。制御ＩＣにおける演算増幅器及びフィードバックトランジスタは、外部抵抗器ＲＭＯＮを用いて出力電圧ＶＭＯＮを提供するために用いられ得る。例示の実施形態において、電流制限回路も制御ＩＣ １２０１内に提供され得る。制限を超える負荷電流が生じたとき、負荷電流を制御するためにゲート電圧ＨＧＡＴＥが低減され得る。これは、上記で説明するように、電圧ＶＭＯＮが基準電圧を超えたとき実施され得る。

実施形態において、一つまたは複数の電力トランジスタ、及び感知トランジスタは、共通ドレインノード又は共通ソースノードを共有し得る。基板に共有ドレイン又は共有ソースノードが形成された、単一の基板上に電力トランジスタ及び感知トランジスタを実装するために、垂直ＦＥＴなどの高度なＦＥＴ半導体デバイスが用いられ得る。代替実施形態において、電力トランジスタに用いられる横方向ＦＥＴデバイスが、上記で説明した電流感知及び電流制限の回路要素と共に用いられ得る。

付加的な実施形態を形成し得る代替の配置が、電流感知及び電力回路要素を含む単一の集積回路を形成するために、集積レベルを増大させることを含む。しかしながら、電力ＦＥＴのための半導体プロセスは、高電圧高電流可能トランジスタに対して最適化され、従来のＣＭＯＳプロセスよりも費用がかかるため、図１２に示されるような２つの集積回路として配置される実施形態を生成することは、より費用対効果が高い可能性がある。

一例において、装置が、第１の電流導通端子と第２の電流導通端子との間に第１の電流導通経路を有する第１の電力トランジスタであって、第１の電力トランジスタの第１の電流導通経路が、供給電圧を受け取るための入力とノードとの間に結合され、第１の電力トランジスタが、第１のゲート制御信号に結合される第１の電力トランジスタを制御するための第１のゲート端子を有する、第１の電力トランジスタと、第３の電流導通端子と第４の電流導通端子との間に第２の電流導通経路を有する第２の電力トランジスタであって、第２の電力トランジスタの第２の電流導通経路が、ノードと負荷に負荷電流を供給するための出力端子との間に結合され、第２の電力トランジスタが、第２のゲート制御信号に結合される第２のゲート端子を有する、第２の電力トランジスタと、電流感知トランジスタであって、ノード及び第１の電力トランジスタに結合される１つの電流導通端子を有し、第１のゲート制御信号に結合される第３のゲート端子を有し、別の電流導通端子において感知電流を出力する、電流感知トランジスタと、差動増幅器であって、第１の電力トランジスタの第１及び第２の電流導通端子の一方に結合される第１の入力を有し、第１及び第２の電流導通端子の他方に結合される第２の入力を有し、第１の入力と第２の入力との間の電圧差に応答する出力信号を有する、差動増幅器と、フィードバックトランジスタであって、電流感知トランジスタと監視ノードとの間に直列に結合される別の電流導通経路を有し、差動増幅器の出力に結合されるフィードバックトランジスタゲート端子を有する、フィードバックトランジスタと、監視ノードと接地との間に結合される抵抗器であって、感知電流が抵抗器を介して流れ、感知電流が、第２の電力トランジスタを介して流れる負荷電流に比例する、抵抗器とを含む。

上記で説明した装置における更なる例において、電流感知トランジスタは、第１の電力トランジスタと共に半導体基板上に形成され、電流感知トランジスタのデバイスエリアは、第１の電力トランジスタのデバイスエリアよりも小さい。

上記で説明した装置における別の例において、電流感知トランジスタを介して流れる感知電流は負荷電流に比例する。付加的な例において、上記で説明した装置において、第１の電力トランジスタ、第２の電力トランジスタ、及び電流感知トランジスタは、単一の集積回路上に形成されるＦＥＴデバイスである。更なる例において、電力トランジスタを形成するＦＥＴデバイスは、垂直ＦＥＴデバイス及び非垂直ＦＥＴデバイスから選択されるＦＥＴデバイスである。

上記で説明した装置における更に別の例において、ノードは単一の集積回路の半導体基板において形成される。

代替の配置において、上記で説明した装置は更に、負荷電流が急増するときノードにおける電圧の降下に応答して高速トリップ信号を出力するために、ノードと、入力に結合される電圧ディバイダとの間に結合される高速トリップコンパレータを含む。

更に別の例において、上記で説明した装置は更に、感知された電流が電流制限を超えるとき第２のゲート制御信号の電圧を制限するために、第２の電力トランジスタの第２のゲート端子に結合される電流制限回路を含む。

上記で説明した装置における更に別の例において、第１の電力トランジスタの第１の電流導通端子は第１のソース端子であり、第１の電力トランジスタの第２の電流導通端子は第１のドレイン端子であり、第２の電力トランジスタの第３の電流導通端子は第２のドレイン端子であり、第２の電力トランジスタの第４の電流導通端子は第２のソース端子であり、電流感知トランジスタは、ノードにおける第１の電力トランジスタの第１のドレイン端子及び第２の電力トランジスタの第２のドレイン端子に結合される電流導通端子として、第３のドレイン端子を有する。

上記で説明した例における更に別の例において、差動増幅器は演算増幅器である。更なる例において、演算増幅器はフィードバックトランジスタを備える閉ループにおいて結合される。

別の例において、回路要素が、第１の電界効果トランジスタであって、第１のソース端子及び第１のドレイン端子を有し、また、第１のゲート制御信号を受信するための第１のゲート端子を有し、第１のソース端子が電源を受け取るための入力端子に結合され、第１のドレイン端子がノードに結合される、第１の電界効果トランジスタと、第２の電界効果トランジスタであって、第２のドレイン端子及び第２のソース端子を有し、また、第２のゲート制御信号を受信するための第２のゲート端子を有し、第２のドレイン端子がノードに結合され、第２のソース端子が負荷電流を負荷に供給するために出力端子に結合される、第２の電界効果トランジスタと、電流感知トランジスタであって、ノードに結合される第３のドレイン端子及び感知電流を出力するために結合される第３のソース端子を有し、また、第１のゲート制御信号に結合される第３のゲート制御端子を有する、電流感知トランジスタと、入力端子に結合される第１の入力及びノードに結合される第２の入力を有し、第２のゲート制御信号を出力する第１の電流制限増幅器と、フィードバックトランジスタと結合される演算増幅器であって、演算増幅器が、第１の入力における電圧基準及び第２の入力における電流制限出力端子を有し、フィードバックトランジスタのゲート端子に結合される出力を有し、フィードバックトランジスタが、電流感知トランジスタの感知電流出力と電流制限出力端子との間に結合される電流導通経路を有する、演算増幅器とを含む。

更に別の例において、上記で説明した回路要素は、入力端子と電流制限増幅器の第１の入力との間に結合される第１の抵抗器、及び、第１の抵抗器と電流感知トランジスタの第３のソース端子との間に結合される第２の抵抗器を更に含む。

上記で説明した回路要素における、更に別の例において、第２の抵抗器は、抵抗器ラダー構成において第３の抵抗器及び第４の抵抗器を更に含む。

更に別の例において、上記で説明した回路要素は、負荷電流における急増を示す、ノードにおける電圧が降下することに応答して高速トリップ出力信号を出力するために、第３の抵抗器と第４の抵抗器との間の電圧をノードにおける電圧と比較するために結合される高速トリップコンパレータ回路を更に含む。

更に別の例において、上記で説明した回路要素は、電流制限出力と接地との間に結合される電流制限抵抗器を更に含む。上記で説明した例における付加的な例において、第１の電界効果トランジスタ、第２の電界効果トランジスタ、及び電流感知トランジスタは、集積回路上にある。

更に別の例において、装置が、供給電圧を受け取るための電圧入力端子と、負荷に結合するための電圧出力端子と、電圧入力端子と共通ノードとの間に結合される第１の電流導通経路を有し、第１のゲート制御信号に結合される第１のゲート端子を有する、第１の電力トランジスタと、共通ノードと電圧出力端子との間に結合される第２の電流導通経路を有し、第２のゲート制御信号に結合される第２のゲート端子を有する、第２の電力トランジスタとを含む。この装置は、更に、第１の電流感知トランジスタであって、共通ノードに結合される第３の電流導通経路を有し、第１のゲート制御信号に結合される第３のゲート端子を有し、電圧入力端子から電圧出力端子に流れる負荷電流に比例する第１の感知電流を出力するための、第１の電流感知トランジスタと、第２の電流感知トランジスタであって、共通ノードに結合される第４の電流導通経路を有し、第２のゲート制御信号に結合される第４のゲート端子を有し、出力端子から入力端子に流れる負荷電流に比例する第２の感知電流を出力する、第２の電流感知トランジスタと、差動増幅器であって、第１の入力端子及び第２の入力端子を有し、第１の入力端子及び第２の入力端子における電圧間の差に対応する出力信号を有する、差動増幅器と、フィードバックトランジスタであって、監視ノードにおいて監視抵抗器に結合され、第１の感知電流及び第２の感知電流の一方に結合される電流導通経路を有し、差動増幅器の出力に結合されるゲート制御端子を有する、フィードバックトランジスタとを含む。

更に別の例において、上記で説明した装置は、負荷電流方向を示す信号に応答して、入力電圧端子に結合される抵抗器と、第２の電流感知トランジスタとのうちの選択される一方に、差動増幅器の第１の入力端子を結合するための第１の選択回路を更に含む。

更に別の例において、上記で説明した装置は、負荷電流方向を示す信号に応答して、第１の電流感知トランジスタからの第１の感知電流と、第２の電流感知トランジスタからの第２の感知電流とのうちの一方に、フィードバックトランジスタを結合するための第２の選択回路を更に含む。

特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可
能である。

Claims (8)

1. 回路要素であって、
   電源入力端子と、負荷出力端子と、前記電源入力端子と前記負荷出力端子との間に結合される電力ノードと、
   前記電源入力端子に結合される第１の電流端子と、前記電力ノードに結合される第２の電流端子と、第１の制御端子とを有する第１のトランジスタと、
   前記電力ノードに結合される第３の電流端子と、前記負荷出力端子に結合される第４の電流端子と、第２の制御端子とを有する第２のトランジスタと、
   前記電力ノードに結合される第５の電流端子と、第６の電流端子と、前記第１の制御端子に結合される第３の制御端子とを有する第３のトランジスタと、
   前記電源入力端子に結合される第１の入力と、前記電力ノードに結合される第２の入力と、前記第２の制御端子に結合される出力とを有する電流制限増幅器と、
   前記第６の電流端子に結合される第７の電流端子と、第８の電流端子と、第４の制御端子とを有する第４のトランジスタと、
   電圧基準に結合される第１の入力と、前記第８の電流端子に結合される第２の入力と、前記第４の制御端子に結合される出力とを有する演算増幅器と、
   前記第８の電流端子と基準電位との間に結合される電流制限抵抗器と、
   を含む、回路要素。
2. 請求項１に記載の回路要素であって、
   前記電源入力端子と前記電流制限増幅器の第１の入力との間に結合される第１の抵抗器と、
   前記電流制限増幅器の第１の入力と前記第７の電流端子との間に結合される第２の抵抗器と、
   を更に含む、回路要素。
3. 請求項２に記載の回路要素であって、
   前記第２の抵抗器が、抵抗器ラダー構成におけるトリップ端子で接続される２つの個別の抵抗器を含む、回路要素。
4. 請求項３に記載の回路要素であって、
   前記電力ノードに結合される第１の入力と、前記トリップ端子に結合される第２の入力と、高速トリップ出力とを有する高速トリップコンパレータ回路を更に含む、回路要素。
5. 請求項１に記載の回路要素であって、
   前記基準電位が接地である、回路要素。
6. 請求項１に記載の回路要素であって、
   前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタとが集積回路上にある、回路要素。
7. 請求項１に記載の回路要素であって、
   前記第１、第２、第３及び第４のトランジスタが電界効果トランジスタである、回路要素。
8. 請求項１に記載の回路要素であって、
   前記第１、第２及び第３のトランジスタが１つの集積回路上に形成され、
   前記電流制限増幅器と前記第４のトランジスタと前記演算増幅器とが異なる集積回路上に形成される、回路要素。

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