JP2023094846A - 半導体装置 - Google Patents

Abstract

【課題】過電流保護の検出閾値を柔軟にかつ容易に変更する。【解決手段】半導体装置１０は、出力素子Ｍ０と過電流検出回路１３を備える。過電流検出回路１３は、出力素子Ｍ０のオン時において、定格より異常な大電流が出力素子Ｍ０に流れたことを検出すると、過電流検出信号を論理回路１１に送信する。この場合、過電流検出回路１３は、電源端子ＶＴと外部端子Ａとの間に接続される抵抗Ｒｖによって電源電圧ＶＣＣが抵抗Ｒｖに流れる電流分降圧された基準電圧と、出力素子Ｍ０のオン抵抗と出力素子Ｍ０に流れる電流とから決まり出力端子ＯＵＴから負荷２に印加される出力電圧ＶＯＵＴとの第１の電位差を過電流の検出閾値とする。そして、過電流検出回路１３は、電源電圧ＶＣＣと出力素子Ｍ０のオン時に流れる電流にもとづく出力電圧ＶＯＵＴとの第２の電位差と、検出閾値との比較にもとづいて過電流の検出を行う。【選択図】図１

Description

本発明は、半導体装置に関する。

近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の保護回路等を１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。

ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの車両電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。

図１０は従前のＩＰＳの構成の一例を示す図である。ハイサイドＩＰＳの出力段周辺の概略回路構成を示している。ＩＰＳ１００は、入力端子ＩＮ、出力端子ＯＵＴ、電源端子ＶＴおよび接地端子ＧＮＤを備える。

入力端子ＩＮにはマイコン３が接続されて、マイコン３から出力されるパルス状の制御信号が入力される。出力端子ＯＵＴには負荷２が接続される。電源端子ＶＴには電源電圧ＶＣＣが接続され、接地端子ＧＮＤにはグランド（ＧＮＤ）が接続される。

ＩＰＳ１００は、出力素子Ｍ０、論理回路１１０、ゲートドライバ１２０および過電流検出回路１３０および基準電圧源ＶＲを備える。出力素子Ｍ０は、負荷２を駆動するパワー半導体素子であり、図１０の例ではＮチャネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が使用されている。基準電圧源ＶＲは、基準電圧Ｖｒｅｆを発生する。

論理回路１１０は、入力端子ＩＮを通じてマイコン３から送信された制御信号を受信して出力素子Ｍ０をオンまたはオフさせる論理信号を生成する。ゲートドライバ１２０は、論理回路１１０から出力された論理信号にもとづいて、出力素子Ｍ０をオンまたはオフする駆動信号を生成して出力素子Ｍ０のゲートに印加する。

過電流検出回路１３０は、出力素子Ｍ０のオン時において、定格より異常な大電流が出力素子Ｍ０に流れたことを検出すると、過電流が生じていることを示す過電流検出信号を論理回路１１０に送信して、出力素子Ｍ０をオフさせる。

ＩＰＳ１００では、例えば、負荷２が短絡状態になると通常動作時以上の過大な電流が流れて出力素子Ｍ０および周辺回路の故障を引き起こす可能性がある。このため、ＩＰＳ１００には、故障耐性設計の１つとして、上記のような過電流を検出して保護するための機能が搭載されている。

関連技術としては、例えば、分圧抵抗に直列あるいは並列に外付け抵抗を接続して分圧比を変えて過電流保護レベルを調整可能とする技術が提案されている（特許文献１）。また、ＦＥＴのオン、オフを切り替えて負荷を駆動する装置において、ＦＥＴに制御信号を出力して判定値電圧を変えて突入電流を過電流と誤判定することを防止する技術が提案されている（特許文献２）。さらに、外部抵抗を接続して基準電圧より得た電圧の大きさを調整して、過電流保護トリップのレベルを調整可能とする技術が提案されている（特許文献３）。

特開２００３－３１９５５１号公報 特開２００７－１３４７８０号公報 特開２００６－６７６６０号公報

上記のＩＰＳ１００の出力素子Ｍ０のオン時においては、出力素子Ｍ０を流れる電流によって、電源端子ＶＴと出力端子ＯＵＴとの間には電源端子ＶＴに印加される電源電圧ＶＣＣからの電圧降下が生じる。また、出力素子Ｍ０を流れる電流が大きくなるほど電圧降下も大きくなる。

過電流検出回路１３０では、この電圧降下（出力素子Ｍ０のオン時に流れる電流にもとづく、電源電圧ＶＣＣと出力端子ＯＵＴにかかる出力電圧ＶＯＵＴとの電位差に相当）をモニタしており、モニタした電圧降下と基準電圧Ｖｒｅｆとの比較により出力素子Ｍ０が過電流状態であるか否かを検出する。

しかし、過電流保護を行うための検出閾値となる従前の基準電圧Ｖｒｅｆは、製造工程で決まる値であり固定になっているため、ユーザ側で検出閾値を柔軟に変更することができない。

パワー半導体素子によっては駆動される負荷は多岐にわたるため、検出閾値が常に基準電圧Ｖｒｅｆとして固定値に設定されていると、精度の高い過電流検出・保護を行うことが困難であるという問題がある。このため、多岐にわたる負荷に対して、過電流保護の検出閾値を柔軟にかつ容易に変更することが可能な製品が要望されている。

１つの側面では、本発明は、過電流保護の検出閾値を柔軟にかつ容易に変更することが可能な半導体装置を提供することを目的とする。

上記課題を解決するために、半導体装置が提供される。半導体装置は、出力素子、外部端子および過電流検出回路を有する。出力素子は、電源端子を介して電源電圧に接続し、出力端子を介して負荷に接続して、駆動信号にもとづきスイッチングして負荷を作動する。外部端子は、電源端子と装置との間に任意の抵抗値の抵抗素子が接続される。過電流検出回路は、電源電圧が抵抗素子に流れる電流分降圧された基準電圧と、出力素子のオン抵抗と出力素子に流れる電流とから決まり出力端子から負荷に印加される出力電圧との第１の電位差を過電流の検出閾値とする。そして、過電流検出回路は、電源電圧と出力電圧との第２の電位差と、検出閾値との比較にもとづいて過電流の検出を行う。

１側面によれば、過電流保護の検出閾値を柔軟にかつ容易に変更することが可能になる。

半導体装置の一例を説明するための図である。 過電流検出回路の構成の一例を示す図である。 過電流検出回路の構成の一例を示す図である。 過電流検出回路の構成の一例を示す図である。 過電流の検出閾値を説明するための図である。 過電流検出回路の動作を説明するための図である。 過電流検出回路の動作を示すタイムチャートである。 過電流検出回路の動作を説明するための図である。 過電流検出回路の動作を示すタイムチャートである。 従前のＩＰＳの構成の一例を示す図である。

以下、本実施の形態について図面を参照して説明する。
図１は半導体装置の一例を説明するための図である。半導体装置１０は、例えばＩＰＳ（ハイサイドＩＰＳ）であり、入力端子ＩＮ、出力端子ＯＵＴ、外部端子Ａ、電源端子ＶＴおよび接地端子ＧＮＤを備える。

入力端子ＩＮにはマイコン３が接続されて、マイコン３から出力されるパルス状の制御信号が入力される。出力端子ＯＵＴには負荷２が接続される。負荷２は例えば、自動車に広く使用されているソレノイドバルブ等の誘導性負荷や、ヒータ等の抵抗負荷である。

電源端子ＶＴにはバッテリ等の電源電圧ＶＣＣが接続され、接地端子ＧＮＤにはＧＮＤが接続される。外部端子Ａは、電源端子ＶＴと過電流検出回路１３の内部素子のノードとの間に設けられた新規の端子である。電源端子ＶＴと外部端子Ａとの間には、任意の抵抗値の抵抗素子である抵抗Ｒｖが接続される。抵抗Ｒｖは、ユーザによって取り付けが可能である。

半導体装置１０は、出力素子Ｍ０、論理回路１１、ゲートドライバ１２および過電流検出回路１３を備える。出力素子Ｍ０は、負荷２を駆動するパワー半導体素子であり、図１の例ではＮチャネルのＭＯＳＦＥＴであるＮＭＯＳトランジスタが使用されている。また、ＮＭＯＳトランジスタに代わりＩＧＢＴ（Insulated Gate Bipolar Transistor）が使用されてもよい。

論理回路１１は、入力端子ＩＮを通じてマイコン３から送信された制御信号を受信して出力素子Ｍ０をオンまたはオフさせる論理信号を生成する。例えば、論理回路１１は、入力端子ＩＮを通じてマイコン３から送信されたＨレベルの制御信号を受信した場合、出力素子Ｍ０をオンするための論理信号を出力する。

ゲートドライバ１２は、論理回路１１から出力された論理信号にもとづいて、出力素子Ｍ０をフルオンさせるに要するレベルまで昇圧した駆動信号を生成して、出力素子Ｍ０のゲートに印加して出力素子Ｍ０をオンする。

また、論理回路１１は、入力端子ＩＮを通じてマイコン３から送信されたＬレベルの制御信号を受信した場合、出力素子Ｍ０をオフするための論理信号を出力する。ゲートドライバ１２は、論理回路１１から出力された論理信号にもとづいて、出力素子Ｍ０をオフさせるレベルの信号を生成し、出力素子Ｍ０のゲートに印加して出力素子Ｍ０をオフする。

過電流検出回路１３は、出力素子Ｍ０のオン時において、定格より異常な大電流が出力素子Ｍ０に流れたことを検出すると、過電流検出信号ｓ１を論理回路１１に送信する。また、過電流検出回路１３は、抵抗Ｒｖの抵抗値によって可変な基準電圧と、出力電圧ＶＯＵＴとの第１の電位差を過電流の検出閾値とする。

ここで、基準電圧は、電源端子ＶＴと外部端子Ａとの間に接続される抵抗Ｒｖによって電源電圧ＶＣＣが抵抗Ｒｖに流れる電流分降圧された電圧である。また、出力電圧ＶＯＵＴは、出力素子Ｍ０のオン抵抗と出力素子Ｍ０に流れる電流とから決まり、出力端子ＯＵＴから負荷２に印加される電圧である。

そして、過電流検出回路１３は、電源電圧ＶＣＣと出力素子Ｍ０のオン時に流れる電流にもとづく出力電圧ＶＯＵＴとの第２の電位差と、検出閾値との比較にもとづいて過電流の検出を行う。この場合、検出閾値よりも第２の電位差が大きい場合に過電流が生じているものと検出される。なお、論理回路１１は、過電流検出回路１３から送信された過電流検出信号ｓ１を受信すると、出力素子Ｍ０をオフするための論理信号を出力し、ゲートドライバ１２は、論理回路１１から出力された論理信号にもとづいて出力素子Ｍ０をオフする。

このように、半導体装置１０内の過電流検出回路１３は、外部端子Ａを設けて、電源端子ＶＴと外部端子Ａとの間に接続される抵抗Ｒｖによって可変できる基準電圧と、出力電圧ＶＯＵＴとの第１の電位差を過電流の検出閾値とする。

そして、電源電圧ＶＣＣと出力電圧ＶＯＵＴとの第２の電位差と、検出閾値との比較にもとづいて過電流の検出を行う構成とした。このような構成により、外付け可能な抵抗Ｒｖの抵抗値を変えることで検出閾値を変更することができるので、過電流保護の検出閾値を柔軟にかつ容易に変更することが可能になる。

＜過電流検出回路の構成＞
図２は過電流検出回路の構成の一例を示す図である。過電流検出回路１３は、ＰチャネルのＭＯＳＦＥＴであるＰＭＯＳトランジスタＭ１、・・・、Ｍ３、ＮＭＯＳトランジスタＭ４、・・・、Ｍ６、定電流源ＩＲ１（第１の定電流源）および定電流源ＩＲ２（第２の定電流源）を備える。なお、ＰＭＯＳトランジスタＭ１、・・・、Ｍ３それぞれは、第１、・・・、第３のＰＭＯＳトランジスタに対応し、ＮＭＯＳトランジスタＭ４、・・・、Ｍ６それぞれは、第１、・・・、第３のＮＭＯＳトランジスタに対応する。

各構成素子の接続関係について説明する。ＰＭＯＳトランジスタＭ１のソースは、ＰＭＯＳトランジスタＭ１のバックゲート（ボディ）、電源端子ＶＴ、ＰＭＯＳトランジスタＭ２のバックゲート、ＰＭＯＳトランジスタＭ３のバックゲート、および定電流源ＩＲ２の入力端に接続される。

ＰＭＯＳトランジスタＭ２のソース（第１の高電位端）は、外部端子Ａに接続され、ＰＭＯＳトランジスタＭ３のソース（第２の高電位端）は、出力端子ＯＵＴに接続される。
ＰＭＯＳトランジスタＭ１のドレインは、定電流源ＩＲ１の入力端、ＰＭＯＳトランジスタＭ１のゲート、ＰＭＯＳトランジスタＭ２のゲートおよびＰＭＯＳトランジスタＭ３のゲートに接続される。

ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ４のドレイン、ＮＭＯＳトランジスタＭ４のゲートおよびＮＭＯＳトランジスタＭ５のゲートに接続される。ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ５のドレインおよびＮＭＯＳトランジスタＭ６のゲートに接続される。

定電流源ＩＲ２の出力端は、ＮＭＯＳトランジスタＭ６のドレインに接続される。定電流源ＩＲ１の出力端は、ＮＭＯＳトランジスタＭ４のソース、ＮＭＯＳトランジスタＭ４のバックゲート、ＮＭＯＳトランジスタＭ５のソース、ＮＭＯＳトランジスタＭ５のバックゲート、ＮＭＯＳトランジスタＭ６のソース、ＮＭＯＳトランジスタＭ６のバックゲートおよびＧＮＤに接続される。なお、過電流の検出結果を表す過電流検出信号ｓ１は、定電流源ＩＲ２の出力端とＮＭＯＳトランジスタＭ６のドレインとの接続ノードから出力される。

一方、ＰＭＯＳトランジスタＭ１と定電流源ＩＲ１で電位生成部１３ａを形成し、差動対素子（ペア素子）のＰＭＯＳトランジスタＭ２、Ｍ３と、カレントミラーのＮＭＯＳトランジスタＭ４、Ｍ５で検出部１３ｂを形成し、定電流源ＩＲ２とＮＭＯＳトランジスタＭ６で出力部１３ｃを形成する。

ここで、定電流源ＩＲ１は、入力端がドレイン、出力端がゲート、ソースおよびバックゲートであるデプレッション型ＭＯＳトランジスタであってもよい。また定電流源ＩＲ２は、入力端がドレイン、出力端がゲート、ソースおよびバックゲートであるデプレッション型ＮＭＯＳトランジスタ、あるいは入力端がソースおよびバックゲート、出力端がドレインであるＰＭＯＳトランジスタであってもよい。

後者の場合、ゲートはＰＭＯＳトランジスタＭ１のゲートおよびドレイン、ＰＭＯＳトランジスタＭ２、Ｍ３のゲートに接続される。図３に定電流源ＩＲ１、ＩＲ２がともにデプレッション型ＮＭＯＳトランジスタ、図４に定電流源ＩＲ１がデプレッション型ＮＭＯＳトランジスタ、定電流源ＩＲ２がＰＭＯＳトランジスタである構成の一例を示す。

ここで、差動対素子（ペア素子）であるＰＭＯＳトランジスタＭ２、Ｍ３において、ＰＭＯＳトランジスタＭ２、Ｍ３が同一のサイズであり、ＰＭＯＳトランジスタＭ２、Ｍ３のゲート・ソース間電圧ＶＧＳが同じであれば、ＰＭＯＳトランジスタＭ２、Ｍ３には同じ値の電流が流れる。

したがって、ＰＭＯＳトランジスタＭ２、Ｍ３のサイズを増減することで、ＰＭＯＳトランジスタＭ２、Ｍ３に対して同じ値の電流を流すのに要するゲート・ソース間電圧ＶＧＳに差が生じることになる。過電流検出回路１３では、このゲート・ソース間電圧ＶＧＳの差を過電流の検出閾値とするものである。

そして、過電流検出回路１３は、電源端子ＶＴと出力端子ＯＵＴの間の電位差（出力素子Ｍ０に流れる電流の増加に比例する電位差）を、ＰＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳとＰＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳとの差である検出閾値により比較して過電流の発生状態を検出する。

＜過電流の検出閾値＞
図５は過電流の検出閾値を説明するための図である。縦軸はドレイン電流ＩＤＳ（Ａ）、横軸はゲート・ソース間電圧ＶＧＳ（Ｖ）で、本図では全域で負値である。ＰＭＯＳトランジスタＭ２のドレイン電流をドレイン電流ＩＭ２とし、ＰＭＯＳトランジスタＭ３のドレイン電流をドレイン電流ＩＭ３とする。また、ＰＭＯＳトランジスタＭ２のゲート・ソース間電圧をゲート・ソース間電圧ＶＧＳ２とし、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧をゲート・ソース間電圧ＶＧＳ３とする。

図５の例では、ＰＭＯＳトランジスタＭ２、Ｍ３それぞれのドレイン電流ＩＭ２、ＩＭ３が同じ値になる場合、ＶＧＳ２＜ＶＧＳ３（絶対値では｜ＶＧＳ２｜＞｜ＶＧＳ３｜）の関係となるように、ＰＭＯＳトランジスタＭ２、Ｍ３のサイズが調整されている。このとき、ゲート・ソース間電圧ＶＧＳ２とゲート・ソース間電圧ＶＧＳ３との電位差は（ＰＭＯＳトランジスタＭ２、Ｍ３それぞれのソース電圧の電位差は）、過電流検出回路１３の過電流検出における検出閾値となる。

＜過電流検出回路の動作＃１＞
図６は過電流検出回路の動作を説明するための図である。図２に示す過電流検出回路１３は、ＰＭＯＳトランジスタＭ２のソースを外部端子Ａに接続しているが、図６に示す過電流検出回路１３－１では、ＰＭＯＳトランジスタＭ２のソースを電源端子ＶＴに接続しているものである（ＰＭＯＳトランジスタＭ２のソース電圧を電源電圧ＶＣＣに固定しているものである）。その他の構成は同じである。最初に過電流検出回路１３－１における過電流検出動作について、図６、図７を用いて説明する。

なお、過電流検出回路１３－１の図６における各ノード上の電圧を電圧Ｖ１、・・・、Ｖ６とする（以下、電源電圧ＶＣＣを電圧Ｖ１、出力電圧ＶＯＵＴを電圧Ｖ２と表記する場合がある）。また、ＰＭＯＳトランジスタＭ２のドレイン電流を電流Ｉ１、ＰＭＯＳトランジスタＭ３のドレイン電流を電流Ｉ２、定電流源ＩＲ２の出力端の電流を電流Ｉ３とする。

図７は過電流検出回路の動作を示すタイムチャートである。
（過電流非検出期間ｔ１（正常動作期間））
〔電圧Ｖ１、Ｖ２の状態〕電圧Ｖ１は、電源端子ＶＴから印加される電源電圧ＶＣＣであるので変化はない。一方、電源端子ＶＴと出力端子ＯＵＴ間に接続される出力素子Ｍ０がオンすることで出力素子Ｍ０に徐々に電流が流れ、出力素子Ｍ０を流れる電流の増加に伴って電圧Ｖ２は降下していく。なお、電圧Ｖ１、Ｖ２の電位差が検出閾値Ｖｔｈである。また、期間ｔ１（過電流が発生していない期間）は、電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ未満の期間である。

〔電圧Ｖ３の状態〕定電流源ＩＲ１による電流により、ＰＭＯＳトランジスタＭ１のゲート電位は、ＰＭＯＳトランジスタＭ１のソース電位よりも低くなるので、ＰＭＯＳトランジスタＭ１はオンする。電圧Ｖ３は、ＰＭＯＳトランジスタＭ１のオン抵抗によって決まる一定の電圧値となる。

〔電圧Ｖ４の状態〕ＰＭＯＳトランジスタＭ２のゲートには、電圧Ｖ３が印加されているので、ＰＭＯＳトランジスタＭ２のゲート電位は、ＰＭＯＳトランジスタＭ２のソース電位よりも低く、ＰＭＯＳトランジスタＭ２はオンする。よって、ＰＭＯＳトランジスタＭ２を流れる電流によってＮＭＯＳトランジスタＭ４のゲートには電圧がかかるので、ＮＭＯＳトランジスタＭ４のゲート電位は、ＮＭＯＳトランジスタＭ４のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ４はオンする。したがって、電流Ｉ１がＰＭＯＳトランジスタＭ２のドレインからＮＭＯＳトランジスタＭ４のドレインに向けて流れることになるので、ＮＭＯＳトランジスタＭ４のゲートに生じる電圧Ｖ４は、電流Ｉ１を流せる一定の電圧値として固定される。

〔電圧Ｖ５の状態〕ＰＭＯＳトランジスタＭ３のソースには、電圧Ｖ２が印加され、ＰＭＯＳトランジスタＭ３のゲートには、電圧Ｖ３が印加されている。電圧Ｖ２の方が電圧Ｖ３よりも高く、ＰＭＯＳトランジスタＭ３のゲート電位は、ＰＭＯＳトランジスタＭ３のソース電位よりも低くなり、ＰＭＯＳトランジスタＭ３はオンする。

また、ＮＭＯＳトランジスタＭ５のゲートには、電圧Ｖ４が印加されているので、ＮＭＯＳトランジスタＭ５のゲート電位は、ＮＭＯＳトランジスタＭ５のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ５はオンする。

したがって、電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ未満の場合、電流Ｉ２がＰＭＯＳトランジスタＭ３のドレインからＮＭＯＳトランジスタＭ５のドレインに向けて流れることになり、ＮＭＯＳトランジスタＭ５のドレインには電圧Ｖ５が生じる。なお、電圧Ｖ２は上述のように下降していくので、電圧Ｖ５は、フラットにはならず下降気味に遷移している。

〔電圧Ｖ６の状態〕電流Ｉ３が定電流源ＩＲ２からＮＭＯＳトランジスタＭ６のドレインに向けて流れるので、ＮＭＯＳトランジスタＭ６のドレインには電圧Ｖ６が生じる。
また、ＮＭＯＳトランジスタＭ６のゲートには電圧Ｖ５が印加されているので、ＮＭＯＳトランジスタＭ６のゲート電位は、ＮＭＯＳトランジスタＭ６のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ６はオンする。

したがって、電流Ｉ３は、定電流源ＩＲ２からＮＭＯＳトランジスタＭ６に向けて流れる。また、ＮＭＯＳトランジスタＭ６のドレインには電圧Ｖ６が生じるが、ＮＭＯＳトランジスタＭ６はオンであり、ここで、ＩＲ２の電流よりＭ６の流せる電流が大きいため、電流Ｉ３はＧＮＤに流れ、電圧Ｖ６はほぼＧＮＤレベルになる。

ここで、前述の様に第２の定電流源ＩＲ２がＰＭＯＳトランジスタであった場合、そのゲートには電圧Ｖ３が印加されているので、ＰＭＯＳトランジスタのゲート電位はソース電位よりも低くなり、ＰＭＯＳトランジスタはオンする。したがって、電流Ｉ３がＰＭＯＳトランジスタのドレインからＮＭＯＳトランジスタＭ６のドレインに向けて流れるので、以下上記説明の通りとなる。

〔電流Ｉ１、Ｉ２の状態〕電流Ｉ１、Ｉ２は一定値である。なお、ＰＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳ２と、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳ３との関係において、電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ未満の場合、ＰＭＯＳトランジスタＭ３のドレインを流れる電流Ｉ２の方がＰＭＯＳトランジスタＭ２のドレインを流れる電流Ｉ１よりも若干大きくなっている。

〔電流Ｉ３の状態〕ＮＭＯＳトランジスタＭ６がオンしているため、一定の電流Ｉ３が流れる。なお、電圧Ｖ６は、ＧＮＤレベルに近くなるため、過電流非検出時（正常動作時）においては、過電流検出信号ｓ１としてＬレベルが出力され、Ｌレベルの過電流検出信号ｓ１が論理回路１１に送信される。

（過電流検出期間ｔ２）
〔電圧Ｖ１、Ｖ２の状態〕電圧Ｖ１は、電源端子ＶＴから印加される電源電圧ＶＣＣであるので変化はない。一方、電源端子ＶＴと出力端子ＯＵＴ間に接続される出力素子Ｍ０がオンすることで出力素子Ｍ０に電流が流れ、出力素子Ｍ０を流れる電流の増加に伴って、電圧Ｖ２は期間ｔ１に比べてさらに降下していく。なお、期間ｔ２（過電流が発生しているとみなす期間）は、電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ以上になる期間である。

〔電圧Ｖ３の状態〕期間ｔ１の状態と同じであるため、電圧Ｖ３は、ＰＭＯＳトランジスタＭ１のオン抵抗によって決まる一定の電圧値となる。
〔電圧Ｖ４の状態〕期間ｔ１の状態と同じであるため、電圧Ｖ４は、ＮＭＯＳトランジスタＭ４が電流Ｉ１を流せる一定のゲート電圧値として固定される。

〔電圧Ｖ５の状態〕電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ以上の場合、電圧Ｖ２の降下が大きくなって、検出閾値Ｖｔｈとして決められたＰＭＯＳトランジスタＭ２、Ｍ３のゲート・ソース間電圧ＶＧＳ２、ＶＧＳ３の電位差よりも電源端子ＶＴと出力端子ＯＵＴ間の電位差が大きくなる。

この場合、ＮＭＯＳトランジスタＭ５のゲートには、期間ｔ１と同じレベルの電圧Ｖ４が印加されるので、ＮＭＯＳトランジスタＭ５の電流を流すことができる電流駆動能力に変化はない。一方、電圧Ｖ２の降下によってＰＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳ３は低下するので、ＰＭＯＳトランジスタＭ３の電流駆動能力は期間ｔ１と比べて低下する（電流駆動能力の低下に伴いＰＭＯＳトランジスタＭ３を流れる電流Ｉ２が減少する）。このため、電流Ｉ２が、ＮＭＯＳトランジスタＭ５が流すことができる電流を下回るとＰＭＯＳトランジスタＭ３のドレインにかかる電圧Ｖ５が低下する。

〔電圧Ｖ６の状態〕電圧Ｖ５が低下することにより、ＮＭＯＳトランジスタＭ６はオフする。ＮＭＯＳトランジスタＭ６はオフするので、電圧Ｖ６は、電流Ｉ３によって増加する。

〔電流Ｉ１、Ｉ２の状態〕電流Ｉ１は、期間ｔ１と同様に一定である。電流Ｉ２は、電圧Ｖ２の低下に伴って減少する。
〔電流Ｉ３の状態〕電流Ｉ３は、ＮＭＯＳトランジスタＭ６がオフすることにより減少する。なお、電圧Ｖ６は、増加するため、過電流検出時においては、過電流検出信号ｓ１としてＨレベルが出力され、Ｈレベルの過電流検出信号ｓ１が論理回路１１に送信される。

＜過電流検出回路の動作＃２＞
次に図２に示した本発明の過電流検出回路１３の動作について、図８、図９を用いて説明する。図８は過電流検出回路の動作を説明するための図である。過電流検出回路１３の図８における各ノード上の電圧を電圧Ｖ１、Ｖ１ａ、Ｖ２、Ｖ３ａ・・・、Ｖ６ａとする。また、ＰＭＯＳトランジスタＭ２のドレイン電流を電流Ｉ１ａ、ＰＭＯＳトランジスタＭ３のドレイン電流を電流Ｉ２ａ、定電流源ＩＲ２の出力端の電流を電流Ｉ３ａとする。

図９は過電流検出回路の動作を示すタイムチャートである。
（過電流非検出期間ｔ１１（正常動作期間））
〔電圧Ｖ１ａ、Ｖ２の状態〕電源端子ＶＴと外部端子Ａに抵抗Ｒｖが接続されているため、電圧Ｖ１は、抵抗Ｒｖに流れる電流分降圧されて電圧Ｖ１ａになる（基準電圧の降圧）。一方、電源端子ＶＴと出力端子ＯＵＴ間に接続される出力素子Ｍ０がオンすることで出力素子Ｍ０に電流が流れ、出力素子Ｍ０を流れる電流の増加に伴って電圧Ｖ２は降下していく。なお、電圧Ｖ１ａ、Ｖ２の電位差が検出閾値Ｖｔｈａである。また、期間ｔ１１（過電流が発生していない期間）は、電圧Ｖ１ａと電圧Ｖ２の電位差が検出閾値Ｖｔｈａ未満の期間である。

〔電圧Ｖ３ａの状態〕定電流源ＩＲ１による電流により、ＰＭＯＳトランジスタＭ１のゲート電位は、ＰＭＯＳトランジスタＭ１のソース電位よりも低くなるので、ＰＭＯＳトランジスタＭ１はオンする。電圧Ｖ３ａは、ＰＭＯＳトランジスタＭ１のオン抵抗によって決まる一定の電圧値となる。

なお、抵抗Ｒｖが追加された場合でも、ＰＭＯＳトランジスタＭ１のドレイン電流に変化はないので、電圧Ｖ３ａは、ＰＭＯＳトランジスタＭ１のオン抵抗によって決まる一定の電圧値となる（Ｖ３ａ＝Ｖ３）。

〔電圧Ｖ４ａの状態〕ＰＭＯＳトランジスタＭ２のゲートには、電圧Ｖ３ａが印加されているので、ＰＭＯＳトランジスタＭ２のゲート電位は、ＰＭＯＳトランジスタＭ２のソース電位よりも低く、ＰＭＯＳトランジスタＭ２はオンする。よって、ＰＭＯＳトランジスタＭ２を流れる電流によってＮＭＯＳトランジスタＭ４のゲートには電圧がかかるので、ＮＭＯＳトランジスタＭ４のゲート電位は、ＮＭＯＳトランジスタＭ４のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ４はオンする。したがって、電流Ｉ１ａがＰＭＯＳトランジスタＭ２のドレインからＮＭＯＳトランジスタＭ４のドレインに向けて流れることになるので、ＮＭＯＳトランジスタＭ４のゲートに生じる電圧Ｖ４ａは、電流Ｉ１ａを流すことができる一定の電圧値として固定される。

なお、抵抗Ｒｖが追加された場合、電流Ｉ１ａは、抵抗ＲｖとＰＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳ２の減少により減少するため（Ｉ１ａ＜Ｉ１）、電圧Ｖ４ａも低下する（Ｖ４ａ＜Ｖ４）。

〔電圧Ｖ５ａの状態〕ＰＭＯＳトランジスタＭ３のソースには、電圧Ｖ２が印加され、ＰＭＯＳトランジスタＭ３のゲートには、電圧Ｖ３ａが印加されている。電圧Ｖ２の方が電圧Ｖ３ａよりも高く、ＰＭＯＳトランジスタＭ３のゲート電位は、ＰＭＯＳトランジスタＭ３のソース電位よりも低くなり、ＰＭＯＳトランジスタＭ３はオンする。

また、ＮＭＯＳトランジスタＭ５のゲートには、電圧Ｖ４ａが印加されているので、ＮＭＯＳトランジスタＭ５のゲート電位は、ＮＭＯＳトランジスタＭ５のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ５はオンする。

したがって、電圧Ｖ１ａと電圧Ｖ２の電位差が検出閾値Ｖｔｈａ未満の場合、電流Ｉ２ａがＰＭＯＳトランジスタＭ３のドレインからＮＭＯＳトランジスタＭ５のドレインに向けて流れることになり、ＮＭＯＳトランジスタＭ５のドレインには電圧Ｖ５ａが生じる。なお、電圧Ｖ２は上述のように下降していくので、電圧Ｖ５ａは、フラットにはならず下降気味に遷移している。

〔電圧Ｖ６ａの状態〕電流Ｉ３ａが定電流源ＩＲ２からＮＭＯＳトランジスタＭ６のドレインに向けて流れるので、ＮＭＯＳトランジスタＭ６のドレインには電圧Ｖ６ａが生じる。

また、ＮＭＯＳトランジスタＭ６のゲートには電圧Ｖ５ａが印加されているので、ＮＭＯＳトランジスタＭ６のゲート電位は、ＮＭＯＳトランジスタＭ６のソース電位よりも高くなり、ＮＭＯＳトランジスタＭ６はオンする。

したがって、電流Ｉ３ａは、定電流源ＩＲ２からＮＭＯＳトランジスタＭ６に向けて流れることにより、ＮＭＯＳトランジスタＭ６のドレインには電圧Ｖ６ａが生じるが、ＮＭＯＳトランジスタＭ６はオンであるため、ここで、ＩＲ２の電流よりＭ６の流せる電流が大きいため、電流Ｉ３ａはＧＮＤに流れ、電圧Ｖ６ａはほぼＧＮＤレベルになる。

ここで、前述の様に第２の定電流源ＩＲ２がＰＭＯＳトランジスタであった場合、そのゲートには電圧Ｖ３ａが印加されているので、ＰＭＯＳトランジスタのゲート電位はソース電位よりも低くなり、ＰＭＯＳトランジスタはオンする。したがって、電流Ｉ３ａがＰＭＯＳトランジスタのドレインからＮＭＯＳトランジスタＭ６のドレインに向けて流れるので、以下上記説明の通りとなる。

なお、図６の過電流検出回路１３－１において、時刻Ｔ１に検出閾値Ｖｔｈが位置していた場合、図８の過電流検出回路１３の構成では、外付けされた抵抗Ｒｖにより基準電圧が降圧するため、検出閾値Ｖｔｈａが時刻Ｔ２に位置することになり（Ｔ１＜Ｔ２）、検出閾値が移動する。

〔電流Ｉ１ａ、Ｉ２ａの状態〕電流Ｉ１ａ、Ｉ２ａは一定値である。なお、ＰＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳ２と、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳ３との関係において、電圧Ｖ１と電圧Ｖ２の電位差が検出閾値Ｖｔｈ未満の場合、ＰＭＯＳトランジスタＭ３のドレインを流れる電流Ｉ２ａの方がＰＭＯＳトランジスタＭ２のドレインを流れる電流Ｉ１ａよりも若干大きくなっている。

また、抵抗Ｒｖが追加された場合、電流Ｉ１ａは、抵抗Ｒｖにより減少する（Ｉ１ａ＜Ｉ１）。さらに、ＮＭＯＳトランジスタＭ４、Ｍ５のゲート電圧は同じなので、電流Ｉ２ａも合わせて減少する（Ｉ２ａ＜Ｉ２）。

〔電流Ｉ３ａの状態〕ＮＭＯＳトランジスタＭ６がオンしているため、一定の電流Ｉ３ａが流れる。なお、電圧Ｖ６ａは、ＧＮＤレベルに近くなるため、過電流非検出時（正常動作時）においては、過電流検出信号ｓ１としてＬレベルが出力され、Ｌレベルの過電流検出信号ｓ１が論理回路１１に送信される。

（過電流検出期間ｔ１２）
〔電圧Ｖ１ａ、Ｖ２の状態〕電圧Ｖ１ａは、電源電圧ＶＣＣが抵抗Ｒｖに流れる電流分降圧されており変化はない。一方、電源端子ＶＴと出力端子ＯＵＴ間に接続される出力素子Ｍ０がオンすることで出力素子Ｍ０に電流が流れ、出力素子Ｍ０を流れる電流の増加に伴って、電圧Ｖ２は期間ｔ１１に比べてさらに降下していく。なお、期間ｔ１２（過電流が発生しているとみなす期間）は、電圧Ｖ１ａと電圧Ｖ２の電位差が検出閾値Ｖｔｈａ以上になる期間である。

〔電圧Ｖ３ａの状態〕期間ｔ１１の状態と同じであるため、電圧Ｖ３ａは、ＰＭＯＳトランジスタＭ１のオン抵抗によって決まる一定の電圧値となる。
〔電圧Ｖ４ａの状態〕期間ｔ１１の状態と同じであるため、電圧Ｖ４ａは、ＮＭＯＳトランジスタＭ４が電流Ｉ１ａを流すことができる一定のゲート電圧値として固定される。

〔電圧Ｖ５ａの状態〕電圧Ｖ１ａと電圧Ｖ２の電位差が検出閾値Ｖｔｈａ以上の場合、電圧Ｖ２の降下が大きくなって、検出閾値Ｖｔｈａとして決められたＰＭＯＳトランジスタＭ２、Ｍ３のゲート・ソース間電圧ＶＧＳ２、ＶＧＳ３の電位差よりも電源端子ＶＴと出力端子ＯＵＴ間の電位差が大きくなる。

また、抵抗Ｒｖが接続されることで、図７の電圧Ｖ４に比べて電圧Ｖ４ａは低下するので、電圧Ｖ４ａの低下に伴いＮＭＯＳトランジスタＭ５の電流駆動能力が低下してＮＭＯＳトランジスタＭ５に流せる電流が減少する。

また、ＰＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳ３の低下に伴い、ＰＭＯＳトランジスタＭ３の電流駆動能力が低下してＰＭＯＳトランジスタＭ３に流れる電流Ｉ２ａは減少するが、電流Ｉ２ａの減少に対してＮＭＯＳトランジスタＭ５が流せる電流が減っているため電圧Ｖ５ａは図７の場合と比べて下がりにくくなり検出閾値が移動する。

〔電圧Ｖ６ａの状態〕電圧Ｖ５ａが低下することにより、ＮＭＯＳトランジスタＭ６はオフする。ＮＭＯＳトランジスタＭ６はオフするので、電圧Ｖ６ａは、電流Ｉ３ａによって増加する。

〔電流Ｉ１ａ、Ｉ２ａの状態〕電流Ｉ１ａは、期間ｔ１１と同様に一定である。電流Ｉ２ａは、電圧Ｖ５ａの低下にともなって減少する。
〔電流Ｉ３ａの状態〕電流Ｉ３ａは、ＮＭＯＳトランジスタＭ６がオフすることにより減少する。なお、電圧Ｖ６は、増加するため、過電流検出時においては、過電流検出信号ｓ１としてＨレベルが出力され、Ｈレベルの過電流検出信号ｓ１が論理回路１１に送信される。

以上説明したように、本発明によれば、外部端子と電源端子間に抵抗を接続するだけで過電流検出回路の検出閾値を変更することができる。また、検出閾値を変更する際には追加の回路が不要であるため、内部回路の構成を変えることなく、過電流保護の検出閾値を柔軟にかつ容易に変更することが可能になり、多岐にわたる負荷に対して精度の高い過電流検出・保護を行うことが可能になる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。さらに、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。

１０ 半導体装置
１１ 論理回路
１２ ゲートドライバ
１３ 過電流検出回路
Ｍ０ 出力素子
Ｒｖ 抵抗
２ 負荷
３ マイコン
ｓ１ 過電流検出信号
ＩＮ 入力端子
ＯＵＴ 出力端子
ＶＴ 電源端子
ＧＮＤ 接地端子
Ａ 外部端子
ＶＣＣ 電源電圧
ＶＯＵＴ 出力電圧

Claims (9)

1. 電源端子を介して電源電圧に接続し、出力端子を介して負荷に接続して、駆動信号にもとづきスイッチングして前記負荷を作動する出力素子と、
   前記電源端子と装置との間に任意の抵抗値の抵抗素子が接続される外部端子と、
   前記電源電圧が前記抵抗素子に流れる電流分降圧された基準電圧と、前記出力素子のオン抵抗と前記出力素子に流れる電流とから決まり前記出力端子から前記負荷に印加される出力電圧との第１の電位差を過電流の検出閾値とし、前記電源電圧と前記出力電圧との第２の電位差と、前記検出閾値との比較にもとづいて過電流の検出を行う過電流検出回路と、
   を有する半導体装置。
2. 前記過電流検出回路は、検出部、電位生成部および出力部を備え、
   前記検出部は、第１の高電位端が前記外部端子に接続され第２の高電位端が前記出力端子に接続された差動対素子と、前記差動対素子の低電位側に接続されたカレントミラー回路とを備え、
   前記電位生成部は、生成した電位を前記検出部の前記差動対素子の制御端に出力し、
   前記出力部は、前記差動対素子の前記第２の高電位端が前記出力端子に接続される側の素子の低電位側に接続されて、過電流の検出結果を表す過電流検出信号を出力する、
   請求項１に記載の半導体装置。
3. 前記電位生成部は、第１のＰＭＯＳトランジスタおよび第１の定電流源を備え、
   前記第１のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのバックゲートおよび前記電源端子に接続され、
   前記第１のＰＭＯＳトランジスタのドレインは、前記第１の定電流源の入力端、前記第１のＰＭＯＳトランジスタのゲートおよび前記電位生成部の出力端に接続され、
   前記第１の定電流源の出力端はグランドに接続される、
   請求項２に記載の半導体装置。
4. 前記検出部の前記差動対素子は、第２のＰＭＯＳトランジスタおよび第３のＰＭＯＳトランジスタを備え、
   前記差動対素子の制御端は、前記第２のＰＭＯＳトランジスタのゲート、前記第３のＰＭＯＳトランジスタのゲートおよび前記電位生成部の出力端に接続され、
   前記第２のＰＭＯＳトランジスタのソースは、前記第１の高電位端を介して前記外部端子に接続され、
   前記第３のＰＭＯＳトランジスタのソースは、前記第２の高電位端を介して前記出力端子に接続され、
   前記第２のＰＭＯＳトランジスタのバックゲートおよび前記第３のＰＭＯＳトランジスタのバックゲートは、前記電源端子に接続され、
   前記検出部の前記カレントミラー回路は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを備え、
   前記第１のＮＭＯＳトランジスタのドレインは、前記第１のＮＭＯＳトランジスタのゲート、前記第２のＮＭＯＳトランジスタのゲートおよび前記第２のＰＭＯＳトランジスタのドレインに接続され、
   前記第２のＮＭＯＳトランジスタのドレインは、前記第３のＰＭＯＳトランジスタのドレインに接続され、
   前記第１のＮＭＯＳトランジスタのソースおよびバックゲートと、前記第２のＮＭＯＳトランジスタのソースおよびバックゲートはグランドに接続される、
   請求項２または３に記載の半導体装置。
5. 前記出力部は第２の定電流源および第３のＮＭＯＳトランジスタから構成され、
   前記第２の定電流源の入力端は、前記電源端子に接続され、
   前記第３のＮＭＯＳトランジスタのゲートは、前記第３のＰＭＯＳトランジスタのドレインおよび前記第２のＮＭＯＳトランジスタのドレインとの間の端子に接続され、
   前記第３のＮＭＯＳトランジスタのソースおよびバックゲートは、グランドに接続され、
   前記第２の定電流源の出力端および前記第３のＮＭＯＳトランジスタのドレインとの接続ノードより前記過電流検出信号を出力する、
   請求項４に記載の半導体装置。
6. 前記外部端子は、前記第２のＰＭＯＳトランジスタのソースに接続され、前記電位生成部に含まれる第１の定電流源による電流値と前記抵抗素子から決まる電位差により、前記第２のＰＭＯＳトランジスタのゲート・ソース間電圧を調整し、前記検出閾値が変更される、
   請求項４記載の半導体装置。
7. 前記第１の定電流源は、前記入力端がドレイン、前記出力端であるソースにゲート、およびバックゲートを接続したデプレッション型ＮＭＯＳトランジスタである、
   請求項３に記載の半導体装置。
8. 前記第２の定電流源は、前記入力端がドレイン、前記出力端であるソースにゲート、およびバックゲートを接続したデプレッション型ＮＭＯＳトランジスタである、
   請求項５に記載の半導体装置。
9. 前記第２の定電流源は、前記入力端がソースおよびバックゲート、前記出力端がドレインであって、ゲートが前記電位生成部の出力端に接続されたＰＭＯＳトランジスタである、
   請求項５に記載の半導体装置。
   

Images